KR20040093983A - Cmos image sensor with photodiode sheielding by ring type gate - Google Patents
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- 238000000034 method Methods 0.000 claims abstract description 25
- 238000009792 diffusion process Methods 0.000 claims abstract description 15
- 230000000694 effects Effects 0.000 claims abstract description 12
- 238000005468 ion implantation Methods 0.000 description 14
- 229910021420 polycrystalline silicon Inorganic materials 0.000 description 13
- 229920005591 polysilicon Polymers 0.000 description 13
- 150000004767 nitrides Chemical class 0.000 description 8
- 239000012535 impurity Substances 0.000 description 6
- 238000002955 isolation Methods 0.000 description 5
- 238000004519 manufacturing process Methods 0.000 description 5
- 239000000758 substrate Substances 0.000 description 3
- 230000008021 deposition Effects 0.000 description 2
- 229920002120 photoresistant polymer Polymers 0.000 description 2
- 238000005498 polishing Methods 0.000 description 2
- 239000000126 substance Substances 0.000 description 2
- ZOXJGFHDIHLPTG-UHFFFAOYSA-N Boron Chemical compound [B] ZOXJGFHDIHLPTG-UHFFFAOYSA-N 0.000 description 1
- 241000293849 Cordylanthus Species 0.000 description 1
- 229910052796 boron Inorganic materials 0.000 description 1
- 238000005530 etching Methods 0.000 description 1
- 238000007689 inspection Methods 0.000 description 1
- 238000001459 lithography Methods 0.000 description 1
- 230000003287 optical effect Effects 0.000 description 1
- 238000000059 patterning Methods 0.000 description 1
- 239000004065 semiconductor Substances 0.000 description 1
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-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
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- H01L27/14612—Pixel-elements with integrated switching, control, storage or amplification elements involving a transistor
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- Microelectronics & Electronic Packaging (AREA)
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Abstract
Description
본 발명은 이미지 센서에 관한 것으로, 특히 씨모스 이미지 센서의 제조 방법에 관한 것이다.The present invention relates to an image sensor, and more particularly to a method of manufacturing a CMOS image sensor.
일반적으로, 씨모스 이미지센서 단위 화소(Unit Pixel)는 1개의 포토다이오드(PD)와 제어신호 Tx, Rx, Dx, Sx가 게이트로 입력되는 네 개의 NMOSFET로 구성되고, 네 개의 NMOSFET는 트랜스퍼트랜지스터, 리셋트랜지스터, 드라이브트랜지스터 및 셀렉트트랜지스터로 이루어져 있다. 단위화소 주변에는 출력신호(Output Signal)를 읽을 수 있도록 로드(load) 트랜지스터가 형성되어 있다.In general, the CMOS image sensor unit pixel is composed of one photodiode (PD) and four NMOSFETs in which control signals Tx, Rx, Dx, and Sx are input to the gate, and four NMOSFETs include a transfer transistor, It consists of a reset transistor, a drive transistor, and a select transistor. A load transistor is formed around the unit pixel to read an output signal.
도 1은 종래 씨모스 이미지 센서의 단위화소를 도시한 평면도로서, 포토다이오드, 트랜스퍼트랜지스터, 플로팅확산노드를 나타내고 있다.1 is a plan view illustrating a unit pixel of a conventional CMOS image sensor, and illustrates a photodiode, a transfer transistor, and a floating diffusion node.
도 1에 도시된 바와 같이, 트랜스퍼트랜지스터의 게이트전극(이하 트랜스퍼게이트(Tx)라고 약칭함)의 일측이 포토다이오드(PD)가 형성될 활성영역에 소정폭 오버랩되면서 형성되고, 트랜스퍼게이트(Tx)의 타측 아래에는 플로팅확산노드(FD)가 형성된다.As shown in FIG. 1, one side of a gate electrode of the transfer transistor (hereinafter, referred to as a transfer gate Tx) is formed by overlapping a predetermined width in an active region in which the photodiode PD is to be formed, and the transfer gate Tx. Below the other side of the floating diffusion node (FD) is formed.
그리고, 필드산화막(FOX)에 의해 정의된 활성영역에 있어서, 포토다이오드(PD)는 상대적으로 넓은 면적을 갖고 포토다이오드(PD)로부터 플로팅확산노드(FD)로는 병목 효과(bottle neck effect)를 주면서 그 면적이 좁아진다.In the active region defined by the field oxide film FOX, the photodiode PD has a relatively large area and has a bottle neck effect from the photodiode PD to the floating diffusion node FD. The area becomes narrower.
도 1에서 트랜스퍼게이트는 이상적인 경우로서, 실제로 제조 공정사 트랜스퍼게이트의 엔드캡(Endcap) 마진이 적다. 이는 도 2a 및 도 2b에 도시되어 있다.In FIG. 1, the transfergate is an ideal case, and in practice, the endcap margin of the manufacturing process transfergate is low. This is illustrated in Figures 2A and 2B.
도 2a 및 도 2b는 종래 기술에 따른 단위화소의 제조 방법을 간략히 도시한공정 단면도이다.2A and 2B are schematic cross-sectional views of a method of manufacturing a unit pixel according to the related art.
도 2a에 도시된 바와 같이, 포토다이오드가 형성될 활성영역(11)으로부터 전기적으로 격리된 필드영역(12)이 형성된 반도체 기판(10) 상에 게이트산화막(13)을 형성한 후, 게이트산화막(13) 상에 폴리실리콘막(14)을 형성한다. 이 때, 필드영역(12)은 STI(Shallow Trench Isolation) 또는 LOCOS 공정을 이용하여 형성한다.As shown in FIG. 2A, after the gate oxide film 13 is formed on the semiconductor substrate 10 on which the field region 12 is electrically isolated from the active region 11 on which the photodiode is to be formed, the gate oxide film ( 13, a polysilicon film 14 is formed. At this time, the field region 12 is formed using a shallow trench isolation (STI) or LOCOS process.
다음으로 폴리실리콘막(14) 상에 라인형태의 트랜스퍼게이트를 정의하기 위한 마스크층(15)을 형성한다.Next, a mask layer 15 for defining a line-type transfer gate is formed on the polysilicon film 14.
도 2b에 도시된 바와 같이, 마스크층(15)을 식각마스크로 폴리실리콘막(14)을 식각하여 트랜스퍼게이트(14a)를 형성한 후, 마스크층(15)을 제거한다.As shown in FIG. 2B, the polysilicon layer 14 is etched using the mask layer 15 as an etch mask to form the transfer gate 14a, and then the mask layer 15 is removed.
위와 같이, 리소그래피공정을 이용하여 형성되는 트랜스퍼게이트는 상대적으로 활성영역의 모서리로 확장되어 필드영역 상부에 정의되므로써 폴리실리콘막의 라인폭 변화의 원인이 되고, 폴리실리콘막을 게이트로 패터닝하는 마스크의 오정렬로 인해 트랜스퍼게이트의 끝에서 라운딩 효과(도 3 참조)가 발생된다.As described above, the transfer gate formed using the lithography process is relatively extended to the edge of the active region and is defined above the field region, thereby causing a change in the line width of the polysilicon film, resulting in misalignment of the mask patterning the polysilicon film to the gate. This results in a rounding effect (see FIG. 3) at the end of the transfergate.
도 3에 도시된 것처럼, 트랜스퍼게이트의 라운딩효과는 마스크의 오정렬외에 필드영역의 버드빅(bird's beak), 활성영역의 오버랩, 폴리실리콘막의 오버랩, 폴리실리콘막의 FICD(Focus inspection Critical Dimension)에 의해 발생되는 것으로 알려져 있다.As shown in FIG. 3, the rounding effect of the transfer gate is caused by bird's beak in the field region, overlap in the active region, overlap in the polysilicon layer, and focal inspection critical dimension (FICD) in the polysilicon layer, in addition to misalignment of the mask. It is known to become.
전술한 바와 같은 라운딩효과로 인해 트랜스퍼트랜지스터의 턴오프시에도 누설전류에 취약하게 되고, 이는 암전류가 흐르게 되는 원인이 된다.Due to the rounding effect as described above, even when the transfer transistor is turned off, it is vulnerable to leakage current, which causes a dark current to flow.
또한, 종래 기술은 라인형태의 트랜스퍼게이트를 형성하므로써, 포토다이오드 형성을 위한 두번의 이온주입공정, 즉 p0영역의 이온주입, n-영역의 이온주입시 각각 마스크를 적용해야 하는 복잡함이 있고, p0영역과 n-영역이 자기정렬(self-aligned) 구조가 아니므로 이온주입 마스크공정의 오버랩에 따라 암전류 및 구동범위특성이 열화될 가능성이 크다.In addition, the prior art has a complexity in that a mask must be applied to each of two ion implantation processes for forming photodiodes, that is, ion implantation in p 0 region and ion implantation in n − region by forming a line-type transfer gate. Since the p 0 region and the n − region are not self-aligned structures, there is a high possibility that the dark current and the driving range characteristics deteriorate according to the overlap of the ion implantation mask process.
본 발명은 상기한 종래기술의 문제점을 해결하기 위해 안출한 것으로서, 트랜스퍼게이트의 라운딩효과를 방지하는데 적합한 씨모스 이미지 센서의 단위화소 및 그 제조 방법을 제공하는데 목적이 있다.The present invention has been made to solve the above problems of the prior art, and an object of the present invention is to provide a unit pixel of a CMOS image sensor suitable for preventing the rounding effect of the transfer gate and a method of manufacturing the same.
도 1은 종래 씨모스 이미지 센서의 단위화소를 도시한 평면도,1 is a plan view showing a unit pixel of a conventional CMOS image sensor,
도 2a 및 도 2b는 종래 기술에 따른 단위화소의 제조 방법을 간략히 도시한 공정 단면도,2A and 2B are process cross-sectional views briefly illustrating a method of manufacturing a unit pixel according to the prior art;
도 3은 종래 기술에 따른 라운딩 효과를 나타낸 도면,3 is a view showing a rounding effect according to the prior art,
도 4는 본 발명의 제1실시예에 따른 씨모스 이미지 센서의 단위화소를 도시한 평면도,4 is a plan view showing a unit pixel of a CMOS image sensor according to a first embodiment of the present invention;
도 5a 내지 도 5e는 도 4의 A-A'선에 따른 단위화소의 공정 단면도,5A to 5E are cross-sectional views of a unit pixel taken along line AA ′ of FIG. 4;
도 6a 내지 도 6e는 본 발명의 제2실시예에 따른 공정 단면도.6A to 6E are cross-sectional views of a process according to a second embodiment of the present invention.
* 도면의 주요 부분에 대한 부호의 설명* Explanation of symbols for the main parts of the drawings
PD : 포토다이오드 FD : 플로팅확산노드PD: Photodiode FD: Floating Diffusion Node
TG : 트랜스퍼트랜지스터의 게이트전극TG: Gate electrode of transfer transistor
상기 목적을 달성하기 위한 본 발명의 씨모스 이미지 센서의 단위화소는 필드영역에 의해 정의되는 포토다이오드, 상기 포토다이오드의 주변을 에워싸는 채널스톱층, 상기 포토다이오드의 중심부로부터 면적이 좁아지는 병목효과를 주면서 연장된 플로팅확산노드, 및 상기 포토다이오드와 플로팅확산노드의 경계부분을 포함하여 상기 포토다이오드의 모서리를 덮는 트랜스퍼트랜지스터의 게이트전극을 포함하는 것을 특징으로 하며, 상기 트랜스퍼트랜지스터의 게이트전극은 상기 포토다이오드와 플로팅확산노드의 경계부분을 덮어 상기 트랜스퍼트랜지스터의 채널길이가되는 제1영역과 상기 포토다이오드와 상기 필드영역을 동시에 오버랩하면서 상기 제1영역과 연결되는 제2영역으로 이루어진 링 형태인 것을 특징으로 한다.The unit pixel of the CMOS image sensor of the present invention for achieving the above object is a photodiode defined by a field region, a channel stop layer surrounding the periphery of the photodiode, the bottleneck effect of narrowing the area from the center of the photodiode And a gate electrode of a transfer transistor covering a corner of the photodiode, including a floating diffusion node extending between the photodiode and the floating diffusion node, wherein the gate electrode of the transfer transistor includes the photoelectrode. And a ring shape including a first region covering a boundary portion of a diode and a floating diffusion node, which is a channel length of the transfer transistor, and a second region connected to the first region while simultaneously overlapping the photodiode and the field region. It is done.
이하, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자가 본 발명의 기술적 사상을 용이하게 실시할 수 있을 정도로 상세히 설명하기 위하여, 본 발명의 가장 바람직한 실시예를 첨부 도면을 참조하여 설명하기로 한다.Hereinafter, the preferred embodiments of the present invention will be described in detail with reference to the accompanying drawings so that those skilled in the art may easily implement the technical idea of the present invention. .
도 4는 본 발명의 제1실시예에 따른 씨모스 이미지 센서의 단위화소를 도시한 평면도이다.4 is a plan view illustrating a unit pixel of a CMOS image sensor according to a first exemplary embodiment of the present invention.
도 4에 도시된 바와 같이, 본 발명의 제1실시예에 따른 단위화소는, 필드영역(FOX)에 의해 정의되는 포토다이오드(PD), 포토다이오드(PD)의 중심부로부터 면적이 좁아지는 병목효과를 주면서 연장된 플로팅확산노드(FD), 포토다이오드(PD)와 플로팅확산노드(FD)의 경계부분을 포함하여 포토다이오드(PD)와 필드영역(FOX)의 경계부분을 쉴딩(Shielding)하는 링(ring) 형태의 트랜스퍼트랜지스터의 게이트전극(TG)을 포함한다.As shown in FIG. 4, the unit pixel according to the first embodiment of the present invention has a bottleneck effect of narrowing an area from the center of the photodiode PD and the photodiode PD defined by the field area FOX. A ring for shielding the boundary between the photodiode PD and the field area FOX, including the boundary between the extended floating diffusion node FD, the photodiode PD, and the floating diffusion node FD. and a gate electrode TG of a transfer transistor in a ring form.
여기서, 트랜스퍼트랜지스터의 게이트전극(TG)의 폭(width), 즉 트랜스퍼트랜지스터의 채널길이 'L1'은 플로팅확산노드(FD)의 폭에 의해 결정되므로 링 형태의 게이트전극(24)으로 변경하더라도 트랜스퍼트랜지스터의 파라미터(parameter)는 변하지 않는다. 도면부호 'L2'은 채널 이외의 트랜스퍼트랜지스터의 게이트전극 폭을 나타내는 것으로, 채널길이 'L1'은 트랜스퍼트랜지스터의 파라미터와 직접적인 관련이 있으므로 고정된 값이고, 'L2'는 씨모스 이미지 센서의 광특성에 따라 변화가능한 값이다. 그리고, 도면부호 'OL'은 트랜스퍼트랜지스터의 게이트전극(TG)이포토다이오드(PD)와 오버랩되는 정도를 나타낸다.Here, the width of the gate electrode TG of the transfer transistor, that is, the channel length 'L1' of the transfer transistor is determined by the width of the floating diffusion node FD. The parameters of the transistor do not change. Reference numeral 'L2' denotes the gate electrode width of the transfer transistor other than the channel. The channel length 'L1' is a fixed value because it is directly related to the parameters of the transfer transistor. It is a variable that can be changed according to. In addition, reference numeral 'OL' denotes a degree in which the gate electrode TG of the transfer transistor overlaps with the photodiode PD.
도 5a 내지 도 5e는 도 4의 A-A'선에 따른 단위화소의 공정 단면도이다.5A through 5E are cross-sectional views of a unit pixel taken along the line AA ′ of FIG. 4.
도 5a에 도시된 바와 같이, p형 기판(21) 상에 p형 에피층(22)을 성장시킨 후, p형 에피층(22)의 소정 부분에 필드산화막(24)을 형성하여 포토다이오드가 형성될 활성영역(100)을 정의한다. 이때, 필드산화막(24)은 STI법 또는 LOCOS법으로 형성한다. 예컨대, STI법을 이용한 필드산화막(24)의 형성 방법은 공지된 바와 같이, 먼저, p형 에피층(22) 상에 패드산화막과 패드질화막을 형성한 후, 패드질화막과 패드산화막을 식각하여 필드산화막이 형성될 p형 에피층(22) 표면을 노출시키고, 패드질화막을 식각마스크로 p형 에피층(22)을 식각하여 트렌치를 형성한다. 다음에, 패드질화막을 남겨둔 상태에서 보론(Boron)과 같은 p형 불순물을 이온주입하여 트렌치의 바닥 및 내벽에 채널스톱층(23)을 형성한 후, 산화막 증착 및 화학적기계적연마를 통해 트렌치에 매립되는 필드산화막(24)을 형성한다.As shown in FIG. 5A, after the p-type epitaxial layer 22 is grown on the p-type substrate 21, a field oxide film 24 is formed on a predetermined portion of the p-type epitaxial layer 22 to form a photodiode. Define the active region 100 to be formed. At this time, the field oxide film 24 is formed by the STI method or the LOCOS method. For example, a method of forming the field oxide film 24 using the STI method is, as is known, first, after forming a pad oxide film and a pad nitride film on the p-type epitaxial layer 22, and then etching the pad nitride film and the pad oxide film. The surface of the p-type epitaxial layer 22 on which the oxide film is to be formed is exposed, and the p-type epitaxial layer 22 is etched using the pad nitride layer as an etch mask to form a trench. Next, a channel stop layer 23 is formed on the bottom and inner walls of the trench by ion implantation of p-type impurities such as boron while leaving the pad nitride film, and then embedded in the trench through oxide film deposition and chemical mechanical polishing. A field oxide film 24 is formed.
도 5b에 도시된 바와 같이, 필드산화막(24)이 형성된 p형 에피층(22) 상에 게이트절연막(25)을 형성하고, 게이트절연막(25) 상에 폴리실리콘막(26)을 증착한다. 그리고 나서, 폴리실리콘막(25) 상에 감광막을 도포한 후 노광 및 현상으로 패터닝하여 트랜스퍼트랜지스터의 게이트전극을 형성하기 위한 게이트마스크층(27)을 형성한다.As shown in FIG. 5B, a gate insulating film 25 is formed on the p-type epitaxial layer 22 on which the field oxide film 24 is formed, and a polysilicon film 26 is deposited on the gate insulating film 25. Then, a photoresist film is coated on the polysilicon film 25 and then patterned by exposure and development to form a gate mask layer 27 for forming a gate electrode of the transfer transistor.
도 5c에 도시된 바와 같이, 게이트마스크층(27)을 식각마스크로 폴리실리콘막(26)과 게이트절연막(25)을 순차적으로 패터닝하여 필드산화막(24)과 활성영역(100)을 동시에 오버랩하는 트랜스퍼트랜지스터의 게이트전극(26a)을 형성한다. 다음에, 게이트마스크층(27)을 제거한다.As shown in FIG. 5C, the polysilicon layer 26 and the gate insulating layer 25 are sequentially patterned using the gate mask layer 27 as an etch mask to simultaneously overlap the field oxide layer 24 and the active region 100. The gate electrode 26a of the transfer transistor is formed. Next, the gate mask layer 27 is removed.
여기서, 트랜스퍼트랜지스터의 게이트전극(26a)은 폭 W'을 갖고 필드산화막과 활성영역에 동시에 오버랩되는 형태로 형성되는데, 트랜스퍼트랜지스터의 게이트전극(26a)이 활성영역(100)과 오버랩되는 정도는 도면부호 'OL'과 같다. 따라서, 도시된 것처럼, 트랜스퍼트랜지스터의 게이트전극(26a)과 활성영역(100)간 오버랩되는 면적이 크다.Here, the gate electrode 26a of the transfer transistor has a width W 'and is formed to overlap the field oxide film and the active region at the same time. The extent to which the gate electrode 26a of the transfer transistor overlaps the active region 100 is illustrated. Same as the sign 'OL'. Therefore, as shown in the drawing, the overlapped area between the gate electrode 26a of the transfer transistor and the active region 100 is large.
도 5d에 도시된 바와 같이, 트랜스퍼트랜지스터의 게이트전극(26a)을 포함한 전면에 감광막을 도포하고 노광 및 현상으로 패터닝하여 포토다이오드의 n-영역을 형성하기 위한 PDN 마스크층(28)을 형성한다. 이때, PDN 마스크층(28)은 양측면이 모두 트랜스퍼트랜지스터의 게이트전극(26a)의 상부에 위치한다.As shown in FIG. 5D, a photosensitive film is coated on the entire surface including the gate electrode 26a of the transfer transistor and patterned by exposure and development to form a PDN mask layer 28 for forming an n − region of the photodiode. At this time, both sides of the PDN mask layer 28 are positioned above the gate electrode 26a of the transfer transistor.
다음으로, PDN 마스크층(28)을 이온주입마스크로 하여 N형 불순물을 이온주입하여 활성영역(100)에 깊은 N-영역(29)을 형성한다. 이때, 깊은 N-영역(29)은 트랜스퍼트랜지스터의 게이트전극(26a)의 에지에 정렬되면서 형성되므로, 게이트전극(26a) 아래에 깊은 N-영역(29)과 채널스톱층 사이의 격리공간(S)이 존재한다.Next, N-type impurities are ion implanted using the PDN mask layer 28 as an ion implantation mask to form a deep N − region 29 in the active region 100. In this case, since the deep N − region 29 is formed while being aligned with the edge of the gate electrode 26 a of the transfer transistor, an isolation space S between the deep N − region 29 and the channel stop layer under the gate electrode 26 a. ) Exists.
일련의 공정에 의해 형성되는 깊은 N-영역(29)에 의해 씨모스이미지센서의 구동범위 및 암전류 특성이 변화되는데, 이 경우, 트랜스퍼트랜지스터의 게이트전극의 'L2'을 변화시켜주므로써 씨모스 이미지 센서의 광특성 튜닝(tuning)이 용이하게 된다.The driving range and dark current characteristics of the CMOS image sensor are changed by the deep N − region 29 formed by a series of processes. In this case, the CMOS image is changed by changing the 'L2' of the gate electrode of the transfer transistor. Tuning of the optical properties of the sensor is facilitated.
도 5e에 도시된 바와 같이, PDN 마스크층(28)을 남겨둔 상태에서 포토다이오드의 P0영역을 형성하기 위한 이온주입공정을 진행한다. 여기서, 포토다이오드의 P0영역을 형성하기 위한 마스크층으로 PDP마스크층을 그대로 이용한다.As shown in FIG. 5E, the ion implantation process is performed to form the P 0 region of the photodiode with the PDN mask layer 28 remaining. Here, the PDP mask layer is used as it is as a mask layer for forming the P 0 region of the photodiode.
다음으로, PDN 마스크층(28)을 이온주입마스크로 하여 P형 불순물을 이온주입하여 트랜스퍼트랜지스터의 게이트전극(26a)의 에지에 정렬되는 얕은 P0영역(30)을 형성한다.Next, P-type impurities are implanted using the PDN mask layer 28 as an ion implantation mask to form a shallow P 0 region 30 aligned with the edge of the gate electrode 26a of the transfer transistor.
한편, 트랜스퍼트랜지스터의 게이트전극(26a) 아래의 깊은 N-영역(29)과 채널스톱층(23) 사이의 격리공간(S)에 의해 암전류가 발생할 가능성이 있으나, 격리공간(S) 상부의 게이트절연막(25)이 표면의 댕글링본드(Dangling bond)와 결합하게 되므로 댕글링본드에 의한 암전류가 최소화된다.On the other hand, although dark current may occur due to the isolation space S between the deep N − region 29 and the channel stop layer 23 under the gate electrode 26a of the transfer transistor, the gate above the isolation space S may be generated. Since the insulating layer 25 is bonded to the dangling bond on the surface, the dark current caused by the dangling bond is minimized.
도 6a 내지 도 6e는 본 발명의 제2실시예에 따른 공정 단면도이다. 제2실시예는 제1실시예에서 트랜스퍼트랜지스터의 게이트전극(26a) 아래의 깊은 N-영역(29)과 채널스톱층(23) 사이의 격리공간(S)에 의해 발생되는 암전류를 원천적으로 억제하기 위한 방법이다.6A to 6E are cross-sectional views of a process according to a second embodiment of the present invention. The second embodiment fundamentally suppresses the dark current generated by the isolation space S between the deep N − region 29 and the channel stop layer 23 under the gate electrode 26a of the transfer transistor in the first embodiment. It is a method for doing so.
도 6a에 도시된 바와 같이, p형 기판(41) 상에 p형 에피층(42)을 성장시킨 후, p형 에피층(42)의 소정 부분에 필드산화막(44)을 형성하여 포토다이오드가 형성될 활성영역(200)을 정의한다. 이때, 필드산화막(44)은 STI법 또는 LOCOS법으로 형성한다. 예컨대, ST법을 이용한 필드산화막(44)의 형성 방법은 먼저, p형에피층(42) 상에 패드산화막과 패드질화막을 형성한 후, 패드질화막과 패드산화막을 식각하여 필드산화막이 형성될 p형 에피층(42) 표면을 노출시키고, 패드질화막을 식각마스크로 p형 에피층(42)을 식각하여 트렌치를 형성한다. 다음에, 패드질화막을 남겨둔 상태에서 p형 불순물을 이온주입하여 트렌치의 바닥 및 내벽에 채널스톱층(43)을 형성한 후, 산화막 증착 및 화학적기계적연마를 통해 트렌치에 매립되는 필드산화막(44)을 형성한다. 여기서, 채널스톱층(43)은 제1실시예의 채널스톱층에 비해 이온주입에너지 및 도즈를 증가시켜 형성한 것으로, 이로써 필드산화막의 에지를 쉴딩(Shielding)하는 영역이 확장된다.As shown in FIG. 6A, after the p-type epitaxial layer 42 is grown on the p-type substrate 41, a field oxide film 44 is formed on a predetermined portion of the p-type epitaxial layer 42 to form a photodiode. Define the active region 200 to be formed. At this time, the field oxide film 44 is formed by the STI method or the LOCOS method. For example, in the method of forming the field oxide film 44 using the ST method, first, a pad oxide film and a pad nitride film are formed on the p-type epitaxial layer 42, and then the pad nitride film and the pad oxide film are etched to form p. The surface of the type epitaxial layer 42 is exposed, and the p-type epitaxial layer 42 is etched using the pad nitride layer as an etch mask to form a trench. Next, after forming the channel stop layer 43 on the bottom and the inner wall of the trench by ion implanting p-type impurities while leaving the pad nitride film, the field oxide film 44 embedded in the trench through oxide film deposition and chemical mechanical polishing. To form. Here, the channel stop layer 43 is formed by increasing the ion implantation energy and dose as compared with the channel stop layer of the first embodiment, thereby extending the shielding area of the field oxide film.
도 6b에 도시된 바와 같이, 필드산화막(44)이 형성된 p형 에피층(42) 상에 게이트절연막(45)을 형성하고, 게이트절연막(45) 상에 폴리실리콘막(46)을 증착한다. 그리고 나서, 폴리실리콘막(45) 상에 감광막을 도포한 후 노광 및 현상으로 패터닝하여 트랜스퍼트랜지스터의 게이트전극을 형성하기 위한 게이트마스크층(47)을 형성한다. 이때, 게이트마스크층(47)은 제1실시예의 게이트마스크층에 비해 활성영역을 더 많이 오픈시킨 것이다.As shown in FIG. 6B, the gate insulating film 45 is formed on the p-type epitaxial layer 42 on which the field oxide film 44 is formed, and the polysilicon film 46 is deposited on the gate insulating film 45. Then, a photoresist film is coated on the polysilicon film 45, and then patterned by exposure and development to form a gate mask layer 47 for forming the gate electrode of the transfer transistor. In this case, the gate mask layer 47 opens more active regions than the gate mask layer of the first embodiment.
도 6c에 도시된 바와 같이, 게이트마스크층(47)을 식각마스크로 폴리실리콘막(46)과 게이트절연막(45)을 순차적으로 패터닝하여 필드산화막(44)과 활성영역(200)을 동시에 오버랩하는 트랜스퍼트랜지스터의 게이트전극(46a)을 형성한다. 이때, 활성영역(200)과 트랜스퍼트랜지스터의 게이트전극(46a)의 오버랩되는 면적을 최소화시키는데, 트랜스퍼트랜지스터의 게이트전극(46a)이 채널스톱층(43)과 오버랩되도록 한다. 다음에, 게이트마스크층(47)을 제거한다.As shown in FIG. 6C, the polysilicon layer 46 and the gate insulating layer 45 are sequentially patterned using the gate mask layer 47 as an etch mask to simultaneously overlap the field oxide layer 44 and the active region 200. A gate electrode 46a of the transfer transistor is formed. At this time, the overlapping area between the active region 200 and the gate electrode 46a of the transfer transistor is minimized so that the gate electrode 46a of the transfer transistor overlaps with the channel stop layer 43. Next, the gate mask layer 47 is removed.
이와 같이, 활성영역(200)과 트랜스퍼트랜지스터의 게이트전극(46a)의 오버랩되는 면적을 최소화시키기 위해 트랜스퍼트랜지스터의 채널길이L1은 고정시키고 채널이외의 L2를 조절한다. 예컨대, 도 4의 'L2'의 값을 작게 하여 활성영역과 오버랩되는 면적을 최소화시키거나, 도 4의 'L2'와 동일한 폭을 갖게 하되 필드산화막(44)측으로 이동시킨다.As such, in order to minimize the overlapping area between the active region 200 and the gate electrode 46a of the transfer transistor, the channel length L1 of the transfer transistor is fixed and L2 other than the channel is adjusted. For example, by reducing the value of 'L2' in FIG. 4 to minimize the area overlapping with the active region, or having the same width as 'L2' in FIG. 4, the field oxide film 44 is moved.
도 6d에 도시된 바와 같이, 트랜스퍼트랜지스터의 게이트전극(46a)을 포함한 전면에 감광막을 도포하고 노광 및 현상으로 패터닝하여 포토다이오드의 n-영역을 형성하기 위한 PDN 마스크층(48)을 형성한다. 이때, PDN 마스크층(48)은 양측면이 모두 트랜스퍼트랜지스터의 게이트전극(46a)의 상부에 위치하는데, 바람직하게는 필드산화막(44)의 에지로부터 중심부분으로 이동하여 트랜스퍼트랜지스터의 게이트전극(46a) 표면을 노출시킨다.As shown in FIG. 6D, a photosensitive film is coated on the entire surface including the gate electrode 46a of the transfer transistor and patterned by exposure and development to form a PDN mask layer 48 for forming an n − region of the photodiode. At this time, both sides of the PDN mask layer 48 are positioned above the gate electrode 46a of the transfer transistor. Preferably, the PDN mask layer 48 is moved from the edge of the field oxide film 44 to the center portion and thus the gate electrode 46a of the transfer transistor. Expose the surface.
다음으로, PDN 마스크층(48)을 이온주입마스크로 하여 N형 불순물을 이온주입하여 활성영역(200)의 깊은 위치에 N-영역(49)을 형성한다. 이때, N-영역(49)은 트랜스퍼트랜지스터의 게이트전극(46a)의 에지에 정렬된다.Next, N-type impurities are implanted using the PDN mask layer 48 as an ion implantation mask to form an N − region 49 deep in the active region 200. At this time, the N − region 49 is aligned with the edge of the gate electrode 46a of the transfer transistor.
도 6e에 도시된 바와 같이, PDN 마스크층(48)을 남겨둔 상태에서 포토다이오드의 P0영역을 형성하기 위한 이온주입공정을 진행한다. 여기서, 포토다이오드의 P0영역을 형성하기 위한 마스크층으로 PDP마스크층을 그대로 이용한다.As shown in FIG. 6E, an ion implantation process is performed to form the P 0 region of the photodiode with the PDN mask layer 48 remaining. Here, the PDP mask layer is used as it is as a mask layer for forming the P 0 region of the photodiode.
다음으로, PDN 마스크층(48)을 이온주입마스크로 하여 P형 불순물을 이온주입하여 트랜스퍼트랜지스터의 게이트전극(46a)의 에지에 정렬되는 얕은 P0영역(50)을 형성한다.Next, P-type impurities are ion implanted using the PDN mask layer 48 as an ion implantation mask to form a shallow P 0 region 50 aligned with the edge of the gate electrode 46a of the transfer transistor.
제1 및 제2실시예에 따르면, 트랜스퍼트랜지스터의 게이트전극을 링 형태로 형성하므로써 트랜스퍼트랜지스터의 게이트전극의 엔드캡 오버랩 마진을 증대시키고, 별도의 PDP 마스크층을 형성하기 위한 레티클을 준비할 필요없이 PDN 마스크층을 형성하였던 레티클을 그대로 적용하므로 마스크 공정이 감소되며, 깊은 N-영역과 얕은 P0영역이 트랜스퍼트랜지스터의 게이트전극에 의해 이온주입시 자기정렬된다.According to the first and second embodiments, the gate electrode of the transfer transistor is formed in a ring shape, thereby increasing the end cap overlap margin of the gate electrode of the transfer transistor, without having to prepare a reticle for forming a separate PDP mask layer. Since the reticle that formed the PDN mask layer is applied as it is, the mask process is reduced, and the deep N − region and the shallow P 0 region are self-aligned upon ion implantation by the gate electrode of the transfer transistor.
본 발명의 기술 사상은 상기 바람직한 실시예에 따라 구체적으로 기술되었으나, 상기한 실시예는 그 설명을 위한 것이며 그 제한을 위한 것이 아님을 주의하여야 한다. 또한, 본 발명의 기술 분야의 통상의 전문가라면 본 발명의 기술 사상의 범위 내에서 다양한 실시예가 가능함을 이해할 수 있을 것이다.Although the technical idea of the present invention has been described in detail according to the above preferred embodiment, it should be noted that the above-described embodiment is for the purpose of description and not of limitation. In addition, those skilled in the art will understand that various embodiments are possible within the scope of the technical idea of the present invention.
상술한 바와 같은 본 발명은 트랜스퍼트랜지스터의 게이트전극을 링 형태로 형성하므로써 활성영역 또는 게이트전극 형성시 마스크 오버랩에 대한 공정마진을 확보할 수 있는 효과가 있다.As described above, the present invention has an effect of securing a process margin for mask overlap when forming the active region or the gate electrode by forming the gate electrode of the transfer transistor in a ring shape.
또한, 포토다이오드를 형성하기 위한 이온주입시 트랜스퍼트랜지스터의 게이트전극에 의해 자기정렬되므로 깊은 N-영역을 형성하기 위한 마스크와 얕은 P0영역을 형성하기 위한 마스크를 하나로 사용할 수 있어 비용을 절감할 수 있는 효과가 있다.In addition, since the self-alignment is performed by the gate electrode of the transfer transistor during ion implantation to form the photodiode, it is possible to use a mask for forming a deep N − region and a mask for forming a shallow P 0 region, thereby reducing costs. It has an effect.
그리고, 트랜스퍼트랜지스터의 게이트전극의 선폭을 조절하므로써 구동범위 및 암전류 특성의 튜닝이 용이한 효과가 있다.Further, by adjusting the line width of the gate electrode of the transfer transistor, it is easy to tune the driving range and the dark current characteristics.
Claims (4)
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR10-2003-0027871A KR100495421B1 (en) | 2003-04-30 | 2003-04-30 | Cmos image sensor with photodiode sheielding by ring type gate |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR10-2003-0027871A KR100495421B1 (en) | 2003-04-30 | 2003-04-30 | Cmos image sensor with photodiode sheielding by ring type gate |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| KR20040093983A true KR20040093983A (en) | 2004-11-09 |
| KR100495421B1 KR100495421B1 (en) | 2005-06-14 |
Family
ID=37373781
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| KR10-2003-0027871A KR100495421B1 (en) | 2003-04-30 | 2003-04-30 | Cmos image sensor with photodiode sheielding by ring type gate |
Country Status (1)
| Country | Link |
|---|---|
| KR (1) | KR100495421B1 (en) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100837560B1 (en) * | 2006-12-28 | 2008-06-12 | 동부일렉트로닉스 주식회사 | Cmos image sensor and method for manufacturing thereof |
| CN102097442B (en) * | 2009-12-15 | 2014-07-09 | 上海华虹宏力半导体制造有限公司 | Cmos image sensor and manufacturing method thereof |
| CN113451338A (en) * | 2020-03-27 | 2021-09-28 | 爱思开海力士有限公司 | Image sensing device |
-
2003
- 2003-04-30 KR KR10-2003-0027871A patent/KR100495421B1/en not_active IP Right Cessation
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| Publication number | Priority date | Publication date | Assignee | Title |
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| KR100837560B1 (en) * | 2006-12-28 | 2008-06-12 | 동부일렉트로닉스 주식회사 | Cmos image sensor and method for manufacturing thereof |
| US7586169B2 (en) | 2006-12-28 | 2009-09-08 | Dongbu Hitek Co., Ltd. | Image sensor and method for manufacturing the same |
| CN102097442B (en) * | 2009-12-15 | 2014-07-09 | 上海华虹宏力半导体制造有限公司 | Cmos image sensor and manufacturing method thereof |
| CN113451338A (en) * | 2020-03-27 | 2021-09-28 | 爱思开海力士有限公司 | Image sensing device |
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| Publication number | Publication date |
|---|---|
| KR100495421B1 (en) | 2005-06-14 |
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