KR100494032B1 - CMOS Imagesensor and fabrication method of the same - Google Patents
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Abstract
본 발명은 네이티브 NMOSFET의 문턱전압에 의한 전압강하를 최소화하고 네이티브 NMOSFET의 문턱전압 저하 현상을 억제하는데 적합한 CMOS 이미지센서 및 그의 제조 방법을 제공하기 위한 것으로, 본 발명의 이미지센서의 제조 방법은 트랜스퍼게이트와 리셋게이트를 형성한 후, 반도체층내에 트랜스퍼게이트의 일측 에지에 정렬되는 포토다이오드의 n형 확산영역을 형성하고, 트랜스퍼게이트의 타측과 리셋게이트의 일측에 노출되는 반도체층의 제1 영역(플로팅디퓨젼영역)과 리셋게이트의 타측에 노출되는 반도체층의 제2 영역(리셋트랜지스터의 드레인영역)중에서 적어도 어느 하나에 N_LDD 영역을 형성하며, 트랜스퍼게이트의 타측과 리셋게이트의 일측에 노출되는 반도체층의 제1 영역과 리셋게이트의 타측에 노출되는 반도체층의 제2 영역에 n형 소스/드레인 영역을 형성한다.The present invention is to provide a CMOS image sensor suitable for minimizing the voltage drop caused by the threshold voltage of the native NMOSFET and suppress the threshold voltage drop phenomenon of the native NMOSFET, and a method of manufacturing the image sensor of the present invention is a transfer gate And a reset gate are formed, then an n-type diffusion region of the photodiode aligned with one edge of the transfer gate is formed in the semiconductor layer, and the first region of the semiconductor layer exposed to the other side of the transfer gate and one side of the reset gate (floating A N_LDD region formed in at least one of a diffusion region) and a second region (drain region of the reset transistor) of the semiconductor layer exposed on the other side of the reset gate, and a semiconductor layer exposed on the other side of the transfer gate and one side of the reset gate. The n-type source / to the first region of the semiconductor layer and the second region of the semiconductor layer exposed to the other side of the reset gate. To form the lane area.
Description
본 발명은 반도체 제조 기술에 관한 것으로, 특히 CMOS 이미지센서의 제조 방법에 관한 것이다.TECHNICAL FIELD The present invention relates to semiconductor manufacturing technology, and more particularly, to a method of manufacturing a CMOS image sensor.
통상적인 CMOS 이미지센서(Image sensor)의 단위화소(Unit Pixel)는 하나의 포토다이오드(Photodiode; PD)와 네 개의 NMOS로 구성되며, 네 개의 NMOS는 포토다이오드(PD)에서 집속된 광전하(Photo-generated charge)를 플로팅디퓨젼(Floating Diffusion; FD)으로 운송하기 위한 트랜스퍼 트랜지스터(Transfer transistor; Tx), 원하는 값으로 노드의 전위를 세팅하고 전하(Cpd)를 배출하여 플로팅디퓨젼(FD)을 리셋(Reset)시키기 위한 리셋 트랜지스터(Reset transistor; Rx), 소오스팔로워-버퍼증폭기(Source Follower Buffer Amplif ier) 역할을 하는 드라이브 트랜지스터(Drive transistor; Dx), 스위칭으로 어드레싱(Addressing)을 할 수 있도록 하는 셀렉트 트랜지스터(Select transistor; Sx)로 구성된다.The unit pixel of a conventional CMOS image sensor is composed of one photodiode (PD) and four NMOS, and four NMOSs are photoelectric charges focused on the photodiode (PD). Transfer transistor (Tx) for transporting -generated charge to Floating Diffusion (FD), setting the potential of the node to the desired value and discharging the charge (C pd ) to float diffusion (FD) A reset transistor (Rx), a drive transistor (Dx) that acts as a source follower buffer amplifier, and a switching address for switching. And a select transistor (Sx).
여기서, 트랜스퍼 트랜지스터(Tx) 및 리셋트 랜지스터(Rx)는 네이티브 NMOSFET(Native NMOSFET)를 이용하고, 드라이브 트랜지스터(Dx) 및 셀렉트 트랜지스터(Sx)는 일반적인 NMOSFET(Normal NMOSFET)를 이용한다.Here, the transfer transistor Tx and the reset transistor Rx use a native NMOSFET, and the drive transistor Dx and the select transistor Sx use a general NMOSFET.
상기와 같은 CMOS 이미지센서의 단위화소는 네이티브 NMOSFET를 사용하여 포토다이오드(PD)에서 가시광선파장대역의 광을 감지한 후 감지된 광전하(Photogenerated charge)를 플로우팅디퓨전(FD)으로, 즉 드라이브 트랜지스터(Dx)의 게이트로 전달한 양을 출력단(Vout)에서 전기적신호로 출력한다.The unit pixel of the CMOS image sensor uses a native NMOSFET to detect light in the visible wavelength band in a photodiode (PD) and then converts the detected photogenerated charge into a floating diffusion (FD), that is, a drive. The amount transferred to the gate of the transistor Dx is output as an electrical signal at the output terminal Vout.
도 1은 종래기술에 따른 CMOS 이미지센서의 단위화소를 나타낸 소자 단면도이다.1 is a cross-sectional view illustrating an element of a CMOS image sensor according to the related art.
도 1을 참조하면, p형 기판(11)상에 p형 에피층(12)이 성장되고, p형 에피층(12)에 소자분리막인 필드산화막(13)이 형성되며, 활성영역으로 예정된 p형 에피층(12)중에서 일측 필드산화막(13)에 인접하는 p형 에피층(12)의 내부에 p형 웰(14)이 형성되고, 타측 필드산화막(13)에 인접하는 p형 에피층(12)의 내부에 얕은 p0 영역(15)과 깊은 n_ 영역(16)의 pn 접합으로 이루어진 포토다이오드(PD)가 형성된다.Referring to FIG. 1, a p-type epitaxial layer 12 is grown on a p-type substrate 11, and a field oxide film 13, which is an isolation layer, is formed on the p-type epitaxial layer 12, and p is defined as an active region. The p-type well 14 is formed in the p-type epitaxial layer 12 adjacent to the one field oxide film 13 among the type epitaxial layers 12, and the p-type epitaxial layer adjacent to the other field oxide film 13 ( A photodiode (PD) consisting of a pn junction of shallow p 0 region 15 and deep n _ region 16 is formed inside 12.
그리고, 포토다이오드의 일측에 정렬되어 p형 에피층(12)상에 트랜스퍼트랜지스터의 게이트(Tx, 이하 '트랜스퍼게이트'라고 약칭함)가 형성되고, 트랜스퍼게이트(Tx)와 소정 거리를 두고 p형 에피층(12)상에 리셋트랜지스터의 게이트(Rx, 이하 '리셋게이트'라고 약칭함), 드라이브 트랜지스터의 게이트(Dx, 이하 '드라이브게이트'라고 약칭함), 셀렉트트랜지스터의 게이트(Sx, 이하 '셀렉트게이트'라고 약칭함)가 배열된다. 여기서, 각 게이트의 양측벽에는 스페이서(17)가 구비되며, 드라이브게이트(Dx)는 트랜스퍼트랜지스터의 타측과 리셋트랜지스터의 일측이 공통으로 접하여 제공하는 플로팅디퓨젼(FD)과 연결되고, 셀렉트트랜지스터의 일측 소스/드레인은 출력단(output)을 겸한다.Then, a gate (Tx, hereinafter referred to as a “transfer gate”) of the transfer transistor is formed on the p-type epitaxial layer 12 aligned with one side of the photodiode, and is p-type at a predetermined distance from the transfer gate Tx. On the epitaxial layer 12, the gate of the reset transistor (hereinafter referred to as "reset gate"), the gate of the drive transistor (Dx, referred to as "drive gate" below), and the gate of the select transistor (Sx, below " (Abbreviated as 'select gate') are arranged. Here, spacers 17 are provided on both sidewalls of each gate, and the drive gate Dx is connected to a floating diffusion FD provided by the other side of the transfer transistor and one side of the reset transistor in common, and connected to the select transistor. One source / drain also serves as an output.
각 트랜지스터는 NMOSFET이고, 트랜스퍼트랜지스터와 리셋트랜지스터는 LDD(Lightly Doped Drain) 구조가 없는 n+ 소스/드레인 구조의 네이티브 NMOSFET이고, 드라이브트랜지스터와 셀렉트트랜지스터는 LDD 구조를 갖는 n+ 소스/드레인 구조의 일반적인 NMOSFET이다. 네이티브 NMOSFET는 음의 문턱전압을 갖는 NMOSFET로서, 이와 같이 네이티브 NMOSFET를 이용하는 이유는 광전하를 운송하는 역할을 하는 트랜스퍼트랜지스터와 리셋트랜지스터의 전하운송효율이 저하되는 현상을 방지하기 위함이다.Each transistor is an NMOSFET, the transfer transistor and the reset transistor are native NMOSFETs with n + source / drain structures without a lightly doped drain (LDD) structure, and the drive transistors and select transistors are typical of n + source / drain structures with an LDD structure. NMOSFET. The native NMOSFET is a NMOSFET having a negative threshold voltage. The reason for using the native NMOSFET is to prevent the charge transfer efficiency of the transfer transistor and the reset transistor, which serve to transport the photocharges, decreases.
도 1과 같은 종래기술에서, LDD 구조를 적용하지 않는 트랜스퍼트랜지스터의 문턱전압(Threshold voltage, Vth)은 ∼0.1V이고, 리셋트랜지스터의 문턱전압은 ∼0.3V이다.In the prior art as shown in FIG. 1, the threshold voltage (V th ) of the transfer transistor without the LDD structure is ˜0.1 V, and the threshold voltage of the reset transistor is ˜0.3 V.
그러나, 소자 집적화에 따른 Vop(operation voltage) 감소시 네이티브 NMOSFET의 문턱전압에 의한 전압강하(Voltage drop)가 발생하고, 이는 CMOS 이미지센서의 다이나믹레인지(Dynamic range)에 악영향을 미치며, 고집적 기술로 전환될수록 이러한 악영향은 더욱 증가하는 문제가 있다. 여기서, 다이나믹레인지는 단위화소의 센싱결과를 출력하는 출력단이 움직일 수 있는 최대한의 전압변화를 의미한다.However, voltage drop due to threshold voltage of native NMOSFET occurs when V op (operation voltage) decreases due to device integration, which adversely affects dynamic range of CMOS image sensor and is a highly integrated technology. There is a problem that this adverse effect increases more with the conversion. Here, the dynamic range means the maximum voltage change that the output terminal for outputting the sensing result of the unit pixel can move.
또한, 인라인(In-line) 공정상에서 각 게이트를 이루는 폴리실리콘막의 FICD(Focus Inspection Critical Dimension) 및 L자형 스페이서의 변동(variation)이 발생할 경우, 네이티브 NMOSFET의 파라미터의 변동이 유발되어 FPN 위험성이 존재한다.In addition, when in-line processes cause variations in the FICD (Focus Inspection Critical Dimension) and L-shaped spacers of the polysilicon layers forming the gates, variations in the parameters of the native NMOSFETs may cause FPN risk. do.
그리고, Vop 감소시 네이티브 NMOSFET의 문턱전압에 의한 전위변화량(ΔV)이 감소하여 리셋효율의 열화가 발생한다. 여기서, 전위변화량(ΔV)은 광전하량()에 대한 플로팅디퓨젼의 캐패시턴스()의 비를 나타낸 것으로, 이는 전압 민감도(Voltage sensitivity)를 나타내며, 단위화소 출력단의 다이나믹레인지의 크기를 결정한다.In addition, when V op decreases, the potential change amount ΔV due to the threshold voltage of the native NMOSFET decreases, causing deterioration of reset efficiency. Here, the potential change amount ΔV is the photocharge amount ( Capacitance of floating diffusion for , Which represents voltage sensitivity, and determines the magnitude of the dynamic range of the unit pixel output stage.
따라서, 소자의 집적도가 증가하고 VOP(operation voltage)가 감소함에 따라 네이티브 NMOSFET의 문턱전압에 의한 전압강하(Voltage drop)를 더욱 최소화하기 위해 LDD 구조의 적용이 불가피하다.Therefore, the application of the LDD structure is inevitably required to further minimize the voltage drop caused by the threshold voltage of the native NMOSFET as the device integration density and V OP (operation voltage) decrease.
그러나, 모든 네이티브 NMOSFET에 LDD 구조를 적용하는 경우, 문턱전압 저하(Lowering) 현상이 심하게 관찰되어 네이티블리 턴온 트랜지스터(natively turn on transistor)가 될 가능성이 있어 리셋트랜지스터, 트랜스퍼트랜지스터의 선택적인 LDD 적용이 요구된다.However, if the LDD structure is applied to all native NMOSFETs, a low voltage drop may be observed, resulting in a naturally turn on transistor, and thus, selective LDDs of reset transistors and transfer transistors are applied. Is required.
본 발명은 상기와 같은 종래기술의 문제점을 해결하기 위해 안출한 것으로, 단위화소를 이루는 네이티브 NMOSFET의 문턱전압에 의한 전압강하를 최소화하고 네이티브 NMOSFET의 문턱전압 저하 현상을 억제하는데 적합한 CMOS 이미지센서 및 그의 제조 방법을 제공하는데 그 목적이 있다. The present invention has been made to solve the above problems of the prior art, CMOS CMOS image sensor suitable for minimizing the voltage drop due to the threshold voltage of the native NMOSFET constituting the unit pixel and suppressing the threshold voltage drop phenomenon of the native NMOSFET and its It is an object to provide a manufacturing method.
상기 목적을 달성하기 위한 본 발명의 CMOS 이미지센서의 단위화소는 광전하를 생성 및 저장하는 포토다이오드, 상기 포토다이오드로부터 전달된 광전하가 저장되었다가 센싱되는 플로팅디퓨젼영역, 일측 전극영역이 상기 포토다이오드에 연결되고 타측 전극영역이 상기 플로팅디퓨젼영역에 연결되는 트랜스퍼 트랜지스터, 및 일측 전극영역이 상기 플로팅 디퓨젼 영역에 연결되고 타측 전극영역이 전원전압단자에 연결되는 리셋 트랜지스터를 포함하며, 상기 트랜스퍼트랜지스터와 상기 리셋트랜지스터는 네이티브 모스트랜지스터이고, 상기 트랜스퍼트랜지스터의 두 전극영역중 어느 하나와 상기 리셋트랜지스터의 두 전극영역중 어느 하나가 LDD 영역을 포함함을 특징으로 한다.The unit pixel of the CMOS image sensor of the present invention for achieving the above object is a photodiode for generating and storing a photocharge, a floating diffusion region in which the photocharge transferred from the photodiode is stored and sensed, the one electrode region is A transfer transistor connected to a photodiode, the other electrode region of which is connected to the floating diffusion region, and a reset transistor of which one electrode region is connected to the floating diffusion region, and the other electrode region is connected to a power supply voltage terminal. The transfer transistor and the reset transistor are native MOS transistors, and either one of the two electrode regions of the transfer transistor and one of the two electrode regions of the reset transistor includes an LDD region.
또한, 본 발명의 이미지센서의 단위화소는 광전하를 생성 및 저장하는 포토다이오드, 상기 포토다이오드로부터 전달된 광전하가 저장되었다가 센싱되는 플로팅디퓨젼영역, 일측 전극영역이 상기 포토다이오드에 연결되고 타측 전극영역이 상기 플로팅디퓨젼영역에 연결되는 트랜스퍼 트랜지스터, 및 일측 전극영역이 상기 플로팅 디퓨젼 영역에 연결되고 타측 전극영역이 전원전압단자에 연결되는 리셋 트랜지스터를 포함하며, 상기 트랜스퍼트랜지스터의 두 전극영역과 상기 리셋트랜지스터의 두 전극영역이 모두 LDD 영역을 포함함을 특징으로 한다.In addition, the unit pixel of the image sensor of the present invention is a photodiode for generating and storing a photocharge, a floating diffusion region in which the photocharge transferred from the photodiode is stored and sensed, one electrode region is connected to the photodiode A transfer transistor having a second electrode region connected to the floating diffusion region, and a reset transistor having one electrode region connected to the floating diffusion region and a second electrode region connected to a power supply voltage terminal, and having two electrodes of the transfer transistor. Both electrode regions of the region and the reset transistor include an LDD region.
또한, 본 발명의 이미지센서의 단위화소는 광전하를 생성 및 저장하는 포토다이오드, 상기 포토다이오드로부터 전달된 광전하가 저장되었다가 센싱되는 플로팅디퓨젼영역, 일측 전극영역이 상기 포토다이오드에 연결되고 타측 전극영역이 상기 플로팅디퓨젼영역에 연결되는 트랜스퍼 트랜지스터, 및 일측 전극영역이 상기 플로팅 디퓨젼 영역에 연결되고 타측 전극영역이 전원전압단자에 연결되는 리셋 트랜지스터를 포함하며, 상기 트랜스퍼트랜지스터와 상기 리셋트랜지스터는 네이티브 모스트랜지스터이고, 상기 리셋트랜지스터의 타측 전극영역이 LDD 영역을 포함함을 특징으로 한다.In addition, the unit pixel of the image sensor of the present invention is a photodiode for generating and storing a photocharge, a floating diffusion region in which the photocharge transferred from the photodiode is stored and sensed, one electrode region is connected to the photodiode A transfer transistor having a second electrode region connected to the floating diffusion region, and a reset transistor having one electrode region connected to the floating diffusion region and a second electrode region connected to a power supply voltage terminal, wherein the transfer transistor and the reset transistor are connected to the floating diffusion region. The transistor is a native MOS transistor, and the other electrode region of the reset transistor includes an LDD region.
그리고, 본 발명의 이미지센서의 제조 방법은 제1 도전형 반도체층상에 소정 거리를 두고 이격되는 트랜스퍼게이트와 리셋게이트를 형성하는 단계, 상기 반도체층내에 상기 트랜스퍼게이트의 일측 에지에 정렬되는 포토다이오드의 제2 도전형 확산영역을 형성하는 단계, 상기 트랜스퍼게이트의 타측과 상기 리셋게이트의 일측에 노출되는 상기 반도체층의 제1 영역과 상기 리셋게이트의 타측에 노출되는 상기 반도체층의 제2 영역중에서 적어도 어느 하나에 제2 도전형 LDD 영역을 형성하는 단계, 상기 트랜스퍼게이트와 상기 리셋게이트의 양측벽에 스페이서를 형성하는 단계, 상기 포토다이오드의 제2 도전형 확산 영역내에 상기 스페이서의 에지에 정렬되는 포토다이오드의 제1 도전형 확산 영역을 형성하는 단계, 및 상기 트랜스퍼게이트의 타측과 상기 리셋게이트의 일측에 노출되는 상기 반도체층의 제1 영역과 상기 리셋게이트의 타측에 노출되는 상기 반도체층의 제2 영역에 제2 도전형 소스/드레인 영역을 형성하는 단계를 포함함을 특징으로 한다.In addition, the method of manufacturing an image sensor according to the present invention includes forming a transfer gate and a reset gate spaced apart from each other by a predetermined distance on a first conductivity type semiconductor layer, wherein the photodiode is aligned with one edge of the transfer gate in the semiconductor layer. Forming a second conductivity type diffusion region, at least one of a first region of the semiconductor layer exposed to the other side of the transfer gate and one side of the reset gate and a second region of the semiconductor layer exposed to the other side of the reset gate; Forming a second conductivity type LDD region in either one, forming spacers on both sidewalls of the transfer gate and the reset gate, and a photo aligned with an edge of the spacer in a second conductivity type diffusion region of the photodiode Forming a first conductivity type diffusion region of the diode, and the other side of the transfer gate And forming a second conductivity type source / drain region in a first region of the semiconductor layer exposed on one side of the reset gate and a second region of the semiconductor layer exposed on the other side of the reset gate. do.
또한, 본 발명의 이미지센서의 제조 방법은 제1 도전형 반도체층상에 소정 거리를 두고 이격되는 트랜스퍼게이트와 리셋게이트를 형성하는 단계, 상기 반도체층내에 상기 트랜스퍼게이트의 일측 에지에 정렬되는 포토다이오드의 제2 도전형 확산영역을 형성하는 단계, 상기 리셋게이트의 일측에 노출되는 상기 반도체층의 제1 영역내에 제2 도전형 LDD 영역을 형성하는 단계, 상기 트랜스퍼게이트와 상기 리셋게이트의 양측벽에 스페이서를 형성하는 단계, 상기 포토다이오드의 제2 도전형 확산 영역내에 상기 스페이서의 에지에 정렬되는 포토다이오드의 제1 도전형 확산 영역을 형성하는 단계, 및 상기 트랜스퍼게이트의 타측과 상기 리셋게이트의 타측에 노출되는 상기 반도체층의 제2 영역과 상기 반도체층의 제1 영역에 제2 도전형 소스/드레인 영역을 형성하는 단계를 포함함을 특징으로 한다.In addition, the method of manufacturing the image sensor of the present invention comprises the steps of forming a transfer gate and a reset gate spaced apart a predetermined distance on the first conductivity-type semiconductor layer, the photodiode of the photodiode aligned to one edge of the transfer gate in the semiconductor layer Forming a second conductivity type diffusion region, forming a second conductivity type LDD region in a first region of the semiconductor layer exposed on one side of the reset gate, spacers on both sidewalls of the transfer gate and the reset gate Forming a first conductive diffusion region of the photodiode aligned with an edge of the spacer in a second conductive diffusion region of the photodiode, and on the other side of the transfer gate and the other side of the reset gate A second conductivity type source / drain region in the exposed second region of the semiconductor layer and the first region of the semiconductor layer; Characterized in that it comprises the step of forming.
이하, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자가 본 발명의 기술적 사상을 용이하게 실시할 수 있을 정도로 상세히 설명하기 위하여, 본 발명의 가장 바람직한 실시예를 첨부 도면을 참조하여 설명하기로 한다.Hereinafter, the preferred embodiments of the present invention will be described in detail with reference to the accompanying drawings so that those skilled in the art may easily implement the technical idea of the present invention. .
도 2는 본 발명의 제1 실시예에 따른 CMOS 이미지센서의 단위화소를 도시한 소자 단면도이다.2 is a cross-sectional view illustrating a device of a unit pixel of a CMOS image sensor according to a first exemplary embodiment of the present invention.
도 2를 참조하면, p형 기판(21)상에 p형 에피층(22)이 성장되고, p형 에피층(22)에 드라이브트랜지스터와 셀렉트트랜지스터를 형성하기 위한 p형 웰(23)이 형성되며, p형 에피층(22)의 소정영역에 필드산화막(24)이 형성된다.Referring to FIG. 2, a p-type epitaxial layer 22 is grown on a p-type substrate 21, and a p-type well 23 for forming a drive transistor and a select transistor is formed in the p-type epitaxial layer 22. The field oxide film 24 is formed in a predetermined region of the p-type epitaxial layer 22.
그리고, 활성영역으로 예정된 p형 에피층(22)중에서 일측 필드산화막(24)에 인접하는 p형 에피층(22)의 내부에 얕은 p0 영역(33)과 깊은 n_ 영역(27)의 pn접합으로 이루어진 포토다이오드(PD)가 형성된다.In the p-type epitaxial layer 22 scheduled for the active region, pn in the shallow p 0 region 33 and the deep n _ region 27 is formed inside the p-type epilayer 22 adjacent to the field oxide layer 24 on one side. A photodiode PD formed by the junction is formed.
그리고, 포토다이오드(PD)의 일측에 정렬되어 p형 에피층(22)상에 게이트산화막(25)을 사이에 두고 트랜스퍼게이트(Tx)가 형성되고, 트랜스퍼게이트(Tx)와 소정 거리를 두고 p형 에피층(22)상에 리셋게이트(Rx), 드라이브게이트(Dx), 셀렉트게이트(Sx)가 배열된다. 여기서, 각 게이트의 양측벽에는 스페이서(31)가 구비되며, 드라이브게이트(Dx)는 트랜스퍼트랜지스터의 타측과 리셋트랜지스터의 일측이 공통으로 접하여 제공하는 플로팅디퓨젼(FD)과 연결되고, 셀렉트트랜지스터의 일측 소스/드레인영역은 출력단(output)을 겸한다.Then, the transfer gate Tx is formed on the p-type epitaxial layer 22 with the gate oxide layer 25 interposed therebetween, aligned with one side of the photodiode PD, and a predetermined distance from the transfer gate Tx. The reset gate Rx, the drive gate Dx, and the select gate Sx are arranged on the type epitaxial layer 22. Here, spacers 31 are provided on both sidewalls of each gate, and the drive gate Dx is connected to a floating diffusion FD provided by the other side of the transfer transistor and one side of the reset transistor in common, and connected to the select transistor. One source / drain region also serves as an output.
각 트랜지스터는 NMOSFET이되, 리셋트랜지스터와 트랜스퍼랜지스터는 그들의 공통접속단인 플로팅디퓨젼(FD)에만 N_LDD 영역(29c, 29d)이 구비된 비대칭 LDD 구조의 n형 소스/드레인영역(35c, 35d)을 갖는 NMOSFET이고, 드라이브트랜지스터와 셀렉트트랜지스터는 각각 대칭형 N_LDD 영역(29a, 29b)이 구비된 n형 소스/드레인영역(35a, 35b)을 갖는 NMOSFET이다.Each transistor is an NMOSFET, and the reset transistor and the transfer transistor have an n-type asymmetric LDD structure in which N_LDD regions 29c and 29d are provided only in their floating connection (FD). NMOSFETs having source / drain regions 35c and 35d, and drive transistors and select transistors are NMOSFETs having n-type source / drain regions 35a and 35b each provided with symmetrical N_LDD regions 29a and 29b.
도 3은 본 발명의 제2 실시예에 따른 CMOS 이미지센서의 단위화소를 도시한 소자 단면도이다.3 is a cross-sectional view illustrating a device of a unit pixel of a CMOS image sensor according to a second exemplary embodiment of the present invention.
도 3을 참조하면, p형 기판(21)상에 p형 에피층(22)이 성장되고, p형 에피층(22)에 드라이브트랜지스터와 셀렉트트랜지스터를 형성하기 위한 p형 웰(23)이 형성되며, p형 에피층(22)의 소정영역에 필드산화막(24)이 형성된다.Referring to FIG. 3, a p-type epitaxial layer 22 is grown on a p-type substrate 21, and a p-type well 23 for forming a drive transistor and a select transistor is formed in the p-type epitaxial layer 22. The field oxide film 24 is formed in a predetermined region of the p-type epitaxial layer 22.
그리고, 활성영역으로 예정된 p형 에피층(22)중에서 일측 필드산화막(24)에 인접하는 p형 에피층(22)의 내부에 얕은 p0 영역(33)과 깊은 n_ 영역(27)의 pn접합으로 이루어진 포토다이오드(PD)가 형성된다.In the p-type epitaxial layer 22 scheduled for the active region, pn in the shallow p 0 region 33 and the deep n _ region 27 is formed inside the p-type epilayer 22 adjacent to the field oxide layer 24 on one side. A photodiode PD formed by the junction is formed.
그리고, 포토다이오드(PD)의 일측에 정렬되어 p형 에피층(22)상에 게이트산화막(25)을 사이에 두고 트랜스퍼게이트(Tx)가 형성되고, 트랜스퍼게이트(Tx)와 소정 거리를 두고 p형 에피층(22)상에 리셋게이트(Rx), 드라이브게이트(Dx), 셀렉트게이트(Sx)가 배열된다. 여기서, 각 게이트의 양측벽에는 스페이서(31)가 구비되며, 드라이브게이트(Dx)는 트랜스퍼트랜지스터의 타측과 리셋트랜지스터의 일측이 공통으로 접하여 제공하는 플로팅디퓨젼(FD)과 연결되고, 셀렉트트랜지스터의 일측 소스/드레인영역은 출력단(output)을 겸한다.Then, the transfer gate Tx is formed on the p-type epitaxial layer 22 with the gate oxide layer 25 interposed therebetween, aligned with one side of the photodiode PD, and a predetermined distance from the transfer gate Tx. The reset gate Rx, the drive gate Dx, and the select gate Sx are arranged on the type epitaxial layer 22. Here, spacers 31 are provided on both sidewalls of each gate, and the drive gate Dx is connected to a floating diffusion FD provided by the other side of the transfer transistor and one side of the reset transistor in common, and connected to the select transistor. One source / drain region also serves as an output.
각 트랜지스터는 NMOSFET이되, 트랜스퍼트랜지스터는 포토다이오드측에 N_LDD 영역(37d)가 구비된 비대칭 LDD 구조의 n형 소스/드레인영역(38d)을 갖는 NMOSFET이고, 리셋트랜지스터는 드라이브트랜지스터에 인접한 소스/드레인 영역만 N_LDD 영역(37c)이 구비된 비대칭 LDD 구조의 n형 소스/드레인영역(38c)을 갖는 NMOSFET이다. 한편, 드라이브트랜지스터와 셀렉트트랜지스터는 각각 대칭형 N_LDD 영역(37a, 37b)이 구비된 n형 소스/드레인영역(38a, 38b)을 갖는 NMOSFET이다.Each transistor is an NMOSFET, and the transfer transistor is an n type of asymmetric LDD structure in which an N_LDD region 37d is provided on the photodiode side. An NMOSFET having a source / drain region 38d, and a reset transistor is an NMOSFET having an n-type source / drain region 38c of an asymmetric LDD structure in which only the source / drain region adjacent to the drive transistor is provided with the N_LDD region 37c. On the other hand, the drive transistor and the select transistor are NMOSFETs having n-type source / drain regions 38a and 38b each provided with symmetrical N_LDD regions 37a and 37b.
도 4는 본 발명의 제3 실시예에 따른 CMOS 이미지센서의 단위화소를 도시한 소자 단면도이다.4 is a cross-sectional view illustrating a device of a unit pixel of a CMOS image sensor according to a third exemplary embodiment of the present invention.
p형 기판(21)상에 p형 에피층(22)이 성장되고, p형 에피층(22)에 드라이브트랜지스터와 셀렉트트랜지스터를 형성하기 위한 p형 웰(23)이 형성되며, p형 에피층(22)의 소정영역에 필드산화막(24)이 형성된다.The p-type epitaxial layer 22 is grown on the p-type substrate 21, the p-type well 23 for forming the drive transistor and the select transistor is formed in the p-type epitaxial layer 22, and the p-type epitaxial layer The field oxide film 24 is formed in the predetermined region of 22.
그리고, 활성영역으로 예정된 p형 에피층(22)중에서 일측 필드산화막(24)에 인접하는 p형 에피층(22)의 내부에 얕은 p0 영역(33)과 깊은 n_ 영역(27)의 pn접합으로 이루어진 포토다이오드(PD)가 형성된다.In the p-type epitaxial layer 22 scheduled for the active region, pn in the shallow p 0 region 33 and the deep n _ region 27 is formed inside the p-type epilayer 22 adjacent to the field oxide layer 24 on one side. A photodiode PD formed by the junction is formed.
그리고, 포토다이오드(PD)의 일측에 정렬되어 p형 에피층(22)상에 게이트산화막(25)을 사이에 두고 트랜스퍼게이트(Tx)가 형성되고, 트랜스퍼게이트(Tx)와 소정 거리를 두고 p형 에피층(22)상에 리셋게이트(Rx), 드라이브게이트(Dx), 셀렉트게이트(Sx)가 배열된다. 여기서, 각 게이트의 양측벽에는 스페이서(31)가 구비되며, 드라이브게이트(Dx)는 트랜스퍼트랜지스터의 타측과 리셋트랜지스터의 일측이 공통으로 접하여 제공하는 플로팅디퓨젼(FD)과 연결되고, 셀렉트트랜지스터의 일측 소스/드레인영역은 출력단(output)을 겸한다.Then, the transfer gate Tx is formed on the p-type epitaxial layer 22 with the gate oxide layer 25 interposed therebetween, aligned with one side of the photodiode PD, and a predetermined distance from the transfer gate Tx. The reset gate Rx, the drive gate Dx, and the select gate Sx are arranged on the type epitaxial layer 22. Here, spacers 31 are provided on both sidewalls of each gate, and the drive gate Dx is connected to a floating diffusion FD provided by the other side of the transfer transistor and one side of the reset transistor in common, and connected to the select transistor. One source / drain region also serves as an output.
각 트랜지스터는 NMOSFET이되, 모두 대칭형 LDD 구조의 n형 소스/드레인영역(40a, 40b, 40c, 40d)을 갖는 NMOSFET이다.Each transistor is an NMOSFET, all n-type with symmetrical LDD structure NMOSFETs having source / drain regions 40a, 40b, 40c, and 40d.
도 5a 내지 도 5d는 도 2에 도시된 단위화소의 제조 방법을 도시한 공정 단면도이다.5A through 5D are cross-sectional views illustrating a method of manufacturing the unit pixel illustrated in FIG. 2.
도 5a에 도시된 바와 같이, 단위화소내 4개의 NMOSFET 중에서 드라이브트랜지스터와 셀렉트트랜지스터를 형성하기 위한 일반적인 서브미크론 NMOSFET를 형성하기 위하여 p형 에피 웨이퍼, 즉, p형 기판(21)상에 p형 에피층(22)이 성장된 웨이퍼에 이온주입 및 확산을 통해 p형 웰(23)을 형성한다. 이때, 포토다이오드와 네이티브 NMOSFET의 전기적 특성이 열화되지 않을 정도의 면적에 p형 웰(23)을 형성한다.As shown in FIG. 5A, a p-type epi wafer, that is, a p-type epitaxial layer on a p-type substrate 21, is formed to form a general submicron NMOSFET for forming a drive transistor and a select transistor among four NMOSFETs in a unit pixel. The p-type well 23 is formed through ion implantation and diffusion into the wafer on which the layer 22 is grown. At this time, the p-type well 23 is formed in an area where the electrical characteristics of the photodiode and the native NMOSFET do not deteriorate.
다음에, 필드영역과 활성영역을 구분하는 필드산화막(24)을 형성한다. 이때, 필드산화막(24)은 공지된 LOCOS(Local oxidation of silicon)법 또는 STI(Shallow trench isolation)법을 이용하여 형성한다.Next, a field oxide film 24 is formed which distinguishes the field region from the active region. At this time, the field oxide film 24 is formed using a well-known local oxidation of silicon (LOCOS) method or a shallow trench isolation (STI) method.
이후 도면에 도시되지 않았지만, p형 웰(23)내에 트랜지스터의 문턱전압을 조절하는 문턱전압 조절 이온주입과 펀치쓰루 특성을 조절하는 깊은 이온주입을 p형 도펀트로 실시한다. 이와 같은 이온주입을 통해 드라이브트랜지스터와 셀렉트트랜지스터는 일반적인 서브미크론 NMOSFET의 특성을 얻을 수 있다. 한편, 포토다이오드와 2개의 네이티브 NMOSFET가 형성될 영역에는 이러한 이온주입 공정이 진행되지 않는다.Although not shown in the drawings, the p-type dopant performs a threshold voltage control ion implantation for adjusting the threshold voltage of the transistor in the p-type well 23 and a deep ion implantation for adjusting punch-through characteristics. Through ion implantation, drive transistors and select transistors can obtain the characteristics of typical submicron NMOSFETs. On the other hand, the ion implantation process does not proceed in the region where the photodiode and the two native NMOSFETs are to be formed.
다음에, 게이트산화막(25)을 형성하고, 단위화소를 이루는 네 개의 NMOSFET의 게이트(Tx, Rx, Dx, Sx)를 형성한다. 이때, 각 게이트는 폴리실리콘막과 텅스텐실리사이드막을 연속적으로 증착하고, 텅스텐실리사이드막과 폴리실리콘막을 차례로 건식식각하여 형성한다. 그리고, 이후 형성되는 트랜스퍼게이트(Sx)의 한쪽면에서의 포토다이오드의 도핑 프로파일이 전하운송효율을 결정하게 되므로 게이트전극의 두께를 충분히 두껍게 하여 후속 포토다이오드를 형성하기 위한 이온주입을 트랜스퍼게이트(Tx)의 한쪽면에서 자기정렬할 수 있도록 한다.Next, the gate oxide film 25 is formed, and the gates Tx, Rx, Dx, and Sx of four NMOSFETs forming unit pixels are formed. At this time, each gate is formed by successively depositing a polysilicon film and a tungsten silicide film, followed by dry etching the tungsten silicide film and the polysilicon film in sequence. Then, since the doping profile of the photodiode on one side of the formed transfer gate (Sx) determines the charge transport efficiency, the ion implantation for forming a subsequent photodiode by thickening the thickness of the gate electrode is sufficiently performed. Self-alignment on one side of the
다음에, 네 개의 게이트(Tx, Rx, Dx, Sx)를 포함한 전면에 감광막을 도포하고 노광 및 현상으로 패터닝하여 포토다이오드의 n형 영역을 형성하기 위한 PD_N 마스크(26)를 형성한다. 이때, PD_N 마스크(26)의 일단은 트랜스퍼게이트(Tx)의 중앙부분에 정렬되고, 타단은 필드산화막(24)의 에지에 정렬된다.Next, a photosensitive film is applied to the entire surface including the four gates Tx, Rx, Dx, and Sx and patterned by exposure and development to form a PD_N mask 26 for forming an n-type region of the photodiode. At this time, one end of the PD_N mask 26 is aligned with the center portion of the transfer gate Tx, and the other end is aligned with the edge of the field oxide film 24.
다음에, PD_N 마스크(26)를 이온주입마스크로 이용하여 고에너지 n형 도펀트의 이온주입을 진행한다. 이때, 포토다이오드로 예정된 p형 에피층(22)내에 깊은 n- 영역(27)이 형성된다.Next, ion implantation of a high energy n-type dopant is performed using the PD_N mask 26 as an ion implantation mask. At this time, a deep n − region 27 is formed in the p-type epilayer 22, which is supposed to be a photodiode.
도 5b에 도시된 바와 같이, PD_N 마스크(26)를 제거한 후, 드라이브트랜지스터와 셀렉트트랜지스터의 LDD 구조를 형성하기 위한 n형 도펀트의 이온주입을 진행한다.As shown in FIG. 5B, after removing the PD_N mask 26, ion implantation of an n-type dopant for forming an LDD structure of the drive transistor and the select transistor is performed.
LDD 구조를 형성하기 위한 n형 도펀트의 이온주입에 대해 자세히 살펴보면, 먼저 포토다이오드의 n_ 영역(27) 및 각 게이트(Tx, Rx, Dx, Sx)가 형성된 p형 에피층(22) 상부에 감광막을 도포하고 노광 및 현상으로 패터닝하여 N_LDD 마스크(28)를 형성한다.Looking at the ion implantation of the n-type dopant to form the LDD structure in detail, first the n _ region 27 of the photodiode and the p-type epitaxial layer 22 on which the gates (Tx, Rx, Dx, Sx) are formed A photosensitive film is applied and patterned by exposure and development to form an N_LDD mask 28.
이때, N_LDD 마스크(28)는 드라이브트랜지스터와 셀렉트트랜지스터로 예정된 영역을 모두 오픈시키고 아울러 트랜스퍼게이트(Tx)와 리셋게이트(Rx) 사이의 플로팅디퓨젼(FD)으로 예정된 p형 에피층(22)을 오픈시키는 구조이다. 따라서 N_LDD 마스크(28)의 일부는 p형 웰(23)의 에지에 정렬되고, 다른 부분은 트랜스퍼게이트(Tx)의 중앙부분과 리셋게이트(Rx)의 중앙부분에 정렬된다.At this time, the N_LDD mask 28 opens all of the regions defined by the drive transistor and the select transistor, and opens the p-type epi layer 22 scheduled by the floating diffusion FD between the transfer gate Tx and the reset gate Rx. It is an open structure. Thus, a part of the N_LDD mask 28 is aligned with the edge of the p-type well 23, and the other part is aligned with the center portion of the transfer gate Tx and the center portion of the reset gate Rx.
이와 같이 N_LDD 마스크(28)를 형성하기 위해서는 두 번의 마스크과정을 적용해야 하는데, 먼저 감광막을 노광 및 현상하여 드라이브트랜지스터와 셀렉트트랜지스터로 예정된 영역, 즉 p형 웰(23)을 오픈시키고, 다시 감광막을 노광 및 현상하여 트랜스퍼게이트(Tx)와 리셋게이트(Rx) 사이를 노출시킨다. 따라서, N_LDD 마스크(28)는 포토다이오드가 형성될 p형 에피층(22)은 덮고 있다.In order to form the N_LDD mask 28, two mask processes must be applied. First, the photoresist film is exposed and developed to open an area designated as a drive transistor and a select transistor, that is, the p-type well 23, and then the photoresist film is formed again. It exposes and develops and exposes between the transfergate Tx and the reset gate Rx. Therefore, the N_LDD mask 28 covers the p-type epi layer 22 on which the photodiode is to be formed.
전술한 N_LDD 마스크(28)를 이용하여 저농도의 n형 도펀트를 이온주입하여 드라이브트랜지스터의 N_LDD 영역(29a), 셀렉트트랜지스터의 N_LDD 영역(29b)을 형성함과 동시에 리셋트랜지스터의 N_LDD 영역(29c)과 트랜스퍼트랜지스터의 N_LDD 영역(29d)를 형성한다.The N_LDD region 29a of the drive transistor and the N_LDD region 29b of the select transistor are formed by ion-implanting a low concentration of n-type dopant using the above-described N_LDD mask 28 and at the same time as the N_LDD region 29c of the reset transistor. The N_LDD region 29d of the transfer transistor is formed.
여기서, 드라이브트랜지스터와 셀렉트트랜지스터는 게이트의 양측에 각각 N_LDD 영역(29a, 29b)이 구비되어 대칭 N_LDD 구조를 갖고 있으나, 리셋트랜지스터와 트랜스퍼트랜지스터는 게이트의 일측에만 N_LDD 영역(29c, 29d)이 구비되어 비대칭 N_LDD 구조를 갖는다.Here, the drive transistor and the select transistor have N_LDD regions 29a and 29b on both sides of the gate, respectively, to have a symmetric N_LDD structure. However, the reset transistor and the transfer transistor have N_LDD regions 29c and 29d on only one side of the gate. It has an asymmetric N_LDD structure.
한편, 종래에는 도면에서 점선으로 표시된 N-LDD MK에 의해 드라이브트랜지스터와 셀렉트트랜지스터의 N_LDD 구조를 형성하였다.Meanwhile, in the related art, the N_LDD structure of the drive transistor and the select transistor is formed by the N-LDD MK indicated by a dotted line in the drawing.
도 5c에 도시된 바와 같이, N_LDD 마스크(28)를 제거하고, 전면에 스페이서용 절연막을 증착한 후, 절연막을 전면식각하여 각 게이트의 양측벽에 접하는 스페이서(31)를 형성한다.As shown in FIG. 5C, the N_LDD mask 28 is removed, an insulating film for spacers is deposited on the entire surface, and the insulating film is etched entirely to form spacers 31 in contact with both side walls of each gate.
계속해서, 전면에 감광막을 도포하고 노광 및 현상으로 패터닝하여 포토다이오드의 p형 영역을 정의하는 PD_P 마스크(32)를 형성하고, PD_P 마스크(32)에 의해노출된 p형 에피층(22)에 저에너지 p형 도펀트를 이온주입하여 n_ 영역(27)내에 얕은 po 영역(33)을 형성한다. 이 때, n_ 영역(27)내에 형성되는 po 영역(33)은 스페이서(31)의 두께만큼 거리를 두고 스페이서에 정렬된다.Subsequently, a photosensitive film is coated on the entire surface and patterned by exposure and development to form a PD_P mask 32 defining a p-type region of the photodiode, and to the p-type epilayer 22 exposed by the PD_P mask 32. to form a shallow p o region 33 in the n _ region 27 by ion implantation of low-energy p-type dopant. At this time, the p o region 33 formed in the n _ region 27 is aligned with the spacer at a distance of the thickness of the spacer 31.
상술한 저에너지 p형 도펀트의 이온주입을 통해 얕은 po 영역(33)과 깊은 n_ 영역(27)으로 이루어지는 포토다이오드가 형성된다.A photodiode formed of a p o shallow region 33 and a deep n _ region 27 through ion implantation of the above-described low-energy p-type dopant is formed.
도 5d에 도시된 바와 같이, PD_P 마스크(32)를 제거한 후, 감광막을 도포하고 노광 및 현상으로 패터닝하여 소스/드레인 영역을 형성하기 위한 S/D 마스크(34)를 형성한다. 이때, S/D 마스크(34)는 포토다이오드를 제외한 모든 p형 에피층(22)을 노출시킨다.As shown in FIG. 5D, after removing the PD_P mask 32, a photoresist film is applied and patterned by exposure and development to form an S / D mask 34 for forming source / drain regions. In this case, the S / D mask 34 exposes all the p-type epi layers 22 except the photodiode.
다음에, S/D 마스크(34)를 이온주입마스크로 고농도 n형 도펀트를 이온주입하여 단위화소내에 드라이브트랜지스터의 n형 소스/드레인 영역(35a), 셀렉트트랜지스터의 n형 소스/드레인 영역(35b), 리셋트랜지스터의 n형 소스/드레인 영역(35c), 트랜스퍼트랜지스터의 n형 소스/드레인영역(35d)을 형성한다.Next, a high concentration n-type dopant is ion-implanted using the S / D mask 34 as an ion implantation mask, and the n-type source / drain region 35a of the drive transistor and the n-type source / drain region 35b of the select transistor are formed in the unit pixel. ), The n-type source / drain region 35c of the reset transistor and the n-type source / drain region 35d of the transfer transistor are formed.
위와 같은 이온주입시 포토다이오드(PD)에는 n형 도펀트가 이온주입되지 않는다.In the ion implantation as described above, the n-type dopant is not implanted into the photodiode PD.
전술한 제1 실시예에 의하면, 트랜스퍼트랜지스터는 일측이 포토다이오드이고 타측이 N_LDD 영역(29d)을 갖는 비대칭 LDD 구조의 n형 소스/드레인영역(35d)을 갖고, 리셋트랜지스터는 트랜스퍼트랜지스터에 접하는 일측이 N_LDD 영역(29c)을 갖는 비대칭 LDD 구조의 n형 소스/드레인영역(35c)을 갖는다.According to the first embodiment described above, the transfer transistor has an n-type source / drain region 35d of an asymmetric LDD structure in which one side is a photodiode and the other side has an N_LDD region 29d, and the reset transistor has one side in contact with the transfer transistor. An n-type source / drain region 35c having an asymmetric LDD structure having this N_LDD region 29c is provided.
도 6a 내지 도 6d는 도 3에 도시된 단위화소의 제조 방법을 도시한 공정 단면도로서, N_LDD 구조의 형성 방법이 제1 실시예와 다르다.6A through 6D are cross-sectional views illustrating a method of manufacturing the unit pixel illustrated in FIG. 3, and the method of forming the N_LDD structure is different from that of the first embodiment.
도 6a에 도시된 바와 같이, 제1 실시예와 동일하게, p형 기판(21)상에 p형 에피층(22)을 성장시키고, p형 에피층(22)의 소정 영역내에 드라이브트랜지스터와 셀렉트트랜지스터를 형성하기 위한 p형 웰(23)을 형성한다. 다음에, p형 에피층(22)의 소정 영역에 필드산화막(24)을 형성한 후, p형 에피층(22)상에 게이트산화막(25), 네 개의 게이트(Tx, Rx, Dx, Sx)를 형성한다. 다음에, 포토다이오드로 예정된 p형 에피층(22)내에 깊은 n- 영역(27)을 형성한다.As shown in Fig. 6A, similarly to the first embodiment, the p-type epitaxial layer 22 is grown on the p-type substrate 21, and the drive transistors and the select in the predetermined regions of the p-type epitaxial layer 22 are selected. A p-type well 23 for forming a transistor is formed. Next, after the field oxide film 24 is formed in a predetermined region of the p-type epitaxial layer 22, the gate oxide film 25 and four gates Tx, Rx, Dx, and Sx are formed on the p-type epitaxial layer 22. ). Next, a deep n − region 27 is formed in the p-type epilayer 22, which is supposed to be a photodiode.
위와 같이 포토다이오드의 깊은 n- 영역(27)까지 형성한 후, 드라이브트랜지스터와 셀렉트트랜지스터의 LDD 구조를 형성하기 위한 n형 도펀트의 이온주입을 진행한다.After forming the deep n − region 27 of the photodiode as described above, ion implantation of the n-type dopant for forming the LDD structures of the drive transistor and the select transistor is performed.
LDD 구조를 형성하기 위한 n형 도펀트의 이온주입에 대해 자세히 살펴보면, 먼저 포토다이오드의 n_ 영역(27) 및 각 게이트(Tx, Rx, Dx, Sx)가 형성된 p형 에피층(22) 상부에 감광막을 도포하고 노광 및 현상으로 패터닝하여 N_LDD 마스크(36)를 형성한다.Looking at the ion implantation of the n-type dopant to form the LDD structure in detail, first the n _ region 27 of the photodiode and the p-type epitaxial layer 22 on which the gates (Tx, Rx, Dx, Sx) are formed A photosensitive film is applied and patterned by exposure and development to form an N_LDD mask 36.
이때, N_LDD 마스크(36)는 드라이브트랜지스터와 셀렉트트랜지스터로 예정된 영역을 모두 오픈시키고, 아울러 트랜스퍼게이트(Tx)와 리셋게이트(Rx) 사이의 플로팅디퓨젼(FD)으로 예정된 p형 에피층(22)을 제외한 모든 영역을 오픈시키는 구조이다. 따라서 N_LDD 마스크(36)의 일측은 트랜스퍼게이트(Tx)의 중앙부분에 정렬되고 타측은 리셋게이트(Rx)의 중앙부분에 정렬된다.At this time, the N_LDD mask 36 opens all of the regions designated as the drive transistor and the select transistor, and also the p-type epi layer 22 scheduled as the floating diffusion FD between the transfer gate Tx and the reset gate Rx. Opens all areas except. Therefore, one side of the N_LDD mask 36 is aligned with the center portion of the transfer gate Tx and the other side is aligned with the center portion of the reset gate Rx.
전술한 N_LDD 마스크(36)를 이용하여 저농도의 n형 도펀트를 이온주입하여 드라이브트랜지스터의 N_LDD 영역(37a), 셀렉트트랜지스터의 N_LDD 영역(37b)을 형성함과 동시에 리셋트랜지스터의 N_LDD 영역(37c)과 트랜스퍼트랜지스터의 N_LDD 영역(37d)를 형성한다.The N_LDD region 37a of the drive transistor and the N_LDD region 37b of the select transistor are formed by ion-implanting a low concentration of n-type dopant using the above-described N_LDD mask 36, and the N_LDD region 37c of the reset transistor The N_LDD region 37d of the transfer transistor is formed.
여기서, 드라이브트랜지스터와 셀렉트트랜지스터는 게이트의 양측에 각각 N_LDD 영역(37a, 37b)이 구비되어 대칭 N_LDD 구조를 갖고 있으나, 리셋트랜지스터와 트랜스퍼트랜지스터는 게이트의 일측에만 N_LDD 영역(37c, 37d)이 구비되어 비대칭 N_LDD 구조를 갖는다.Here, the drive transistor and the select transistor have N_LDD regions 37a and 37b on both sides of the gate, respectively, and have a symmetric N_LDD structure. However, the reset transistor and the transfer transistor have N_LDD regions 37c and 37d on only one side of the gate. It has an asymmetric N_LDD structure.
제1 실시예와 제2 실시예의 다른 점은, 제1 실시예에서는 트랜스퍼트랜지스터와 리셋트랜지스터의 N_LDD 영역이 플로팅디퓨젼으로 예정된 영역에 형성되었으나, 제2 실시예에서는 트랜스퍼트랜지스터의 N_LDD 영역(37d)이 포토다이오드로 예정된 영역에 형성되고, 리셋트랜지스터의 N_LDD 영역(37c)이 드라이브트랜지스터의 N_LDD 영역(37a)에 접한다는 점이다.The difference between the first embodiment and the second embodiment is that in the first embodiment, the N_LDD region of the transfer transistor and the reset transistor is formed in the region defined as the floating diffusion, whereas in the second embodiment, the N_LDD region 37d of the transfer transistor is formed. The photodiode is formed in a region intended for the photodiode, and the N_LDD region 37c of the reset transistor contacts the N_LDD region 37a of the drive transistor.
한편, 종래에는 도면에서 점선으로 표시된 N-LDD MK에 의해 드라이브트랜지스터와 셀렉트트랜지스터의 N_LDD 구조만을 형성하였다.Meanwhile, in the related art, only the N_LDD structure of the drive transistor and the select transistor is formed by the N-LDD MK indicated by a dotted line in the drawing.
도 6d는 도 6a의 N_LDD 마스크를 도시한 평면도로서, 트랜스퍼게이트와 리셋게이트 사이의 활성영역 즉, 플로팅디퓨젼으로 예정된 p형 에피층을 노출시키는 형태이다.FIG. 6D is a plan view illustrating the N_LDD mask of FIG. 6A and exposes an active region between a transfer gate and a reset gate, that is, a p-type epitaxial layer scheduled for floating diffusion.
한편, 제2 실시예에 따른 N_LDD 마스크는 파지티브감광막(Positive photoresist)을 이용하고, 제1 실시예에 따른 N_LDD 마스크는 네가티브감광막(Negative photoresist)을 이용한 것으로, 이들 N_LDD 마스크는 종래 N_LDD 마스크에 추가로 삽입한 N_LDD 마스크이다.Meanwhile, the N_LDD mask according to the second embodiment uses a positive photoresist and the N_LDD mask according to the first embodiment uses a negative photoresist, and these N_LDD masks are added to the conventional N_LDD mask. N_LDD mask inserted by.
도 6b에 도시된 바와 같이, N_LDD 마스크(36)를 제거하고, 전면에 스페이서용 절연막을 증착한 후, 절연막을 전면식각하여 각 게이트의 양측벽에 접하는 스페이서(31)를 형성한다.As shown in FIG. 6B, the N_LDD mask 36 is removed, an insulating film for spacers is deposited on the entire surface, and the insulating film is etched entirely to form spacers 31 contacting both sidewalls of each gate.
계속해서, 전면에 감광막을 도포하고 노광 및 현상으로 패터닝하여 포토다이오드의 p형 영역을 정의하는 PD_P 마스크(32)를 형성하고, PD_P 마스크(32)에 의해노출된 p형 에피층(22)에 저에너지 p형 도펀트를 이온주입하여 n_ 영역(27)내에 얕은 po 영역(33)을 형성한다. 이 때, n_ 영역(27)내에 형성되는 po 영역(33)은 스페이서(31)의 두께만큼 거리를 두고 스페이서에 정렬된다.Subsequently, a photosensitive film is coated on the entire surface and patterned by exposure and development to form a PD_P mask 32 defining a p-type region of the photodiode, and to the p-type epilayer 22 exposed by the PD_P mask 32. to form a shallow p o region 33 in the n _ region 27 by ion implantation of low-energy p-type dopant. At this time, the p o region 33 formed in the n _ region 27 is aligned with the spacer at a distance of the thickness of the spacer 31.
상술한 저에너지 p형 도펀트의 이온주입을 통해 얕은 po 영역(33)과 깊은 n_ 영역(27)으로 이루어지는 포토다이오드가 형성된다.A photodiode formed of a p o shallow region 33 and a deep n _ region 27 through ion implantation of the above-described low-energy p-type dopant is formed.
도 6c에 도시된 바와 같이, PD_P 마스크(32)를 제거한 후, 감광막을 도포하고 노광 및 현상으로 패터닝하여 소스/드레인 영역을 형성하기 위한 S/D 마스크(34)를 형성한다. 이때, S/D 마스크(34)는 포토다이오드를 제외한 모든 p형 에피층(22)을 노출시킨다.As shown in FIG. 6C, after removing the PD_P mask 32, a photoresist film is applied and patterned by exposure and development to form an S / D mask 34 for forming source / drain regions. In this case, the S / D mask 34 exposes all the p-type epi layers 22 except the photodiode.
다음에, S/D 마스크(34)를 이온주입마스크로 고농도 n형 도펀트를 이온주입하여 단위화소내에 드라이브트랜지스터의 n형 소스/드레인 영역(38a), 셀렉트트랜지스터의 n형 소스/드레인 영역(38b), 리셋트랜지스터의 n형 소스/드레인 영역(38c), 트랜스퍼트랜지스터의 n형 소스/드레인영역(38d)을 형성한다.Next, a high concentration n-type dopant is ion-implanted using the S / D mask 34 as an ion implantation mask, and the n-type source / drain region 38a of the drive transistor and the n-type source / drain region 38b of the select transistor are located in the unit pixel. ), The n-type source / drain region 38c of the reset transistor and the n-type source / drain region 38d of the transfer transistor are formed.
위와 같은 이온주입시 포토다이오드(PD)에는 n형 도펀트가 이온주입되지 않는다.In the ion implantation as described above, the n-type dopant is not implanted into the photodiode PD.
전술한 제2 실시예에 의하면, 트랜스퍼트랜지스터는 포토다이오드를 이루는 부분에 N_LDD 영역(37d)을 갖는 비대칭 LDD 구조의 n형 소스/드레인영역(38d)을 갖고, 리셋트랜지스터는 드라이브트랜지스터에 접하는 일측이 N_LDD 영역(37c)을 갖는 비대칭 LDD 구조의 n형 소스/드레인영역(38c)을 갖는다.According to the second embodiment described above, the transfer transistor has an n-type source / drain region 38d of an asymmetric LDD structure having an N_LDD region 37d at a portion of the photodiode, and the reset transistor has one side in contact with the drive transistor. An n-type source / drain region 38c of an asymmetric LDD structure having an N_LDD region 37c is provided.
도 7a 내지 도 7c는 도 4에 도시된 단위화소의 제조 방법을 도시한 공정 단면도로서, N_LDD 구조의 형성 방법이 제1,2 실시예와 다르다.7A to 7C are cross-sectional views illustrating a method of manufacturing the unit pixel illustrated in FIG. 4, in which a method of forming an N_LDD structure is different from those in the first and second embodiments.
도 7a에 도시된 바와 같이, 제1,2 실시예와 동일하게, p형 기판(21)상에 p형 에피층(22)을 성장시키고, p형 에피층(22)의 소정 영역내에 드라이브트랜지스터와 셀렉트트랜지스터를 형성하기 위한 p형 웰(23)을 형성한다. 다음에, p형 에피층(22)의 소정 영역에 필드산화막(24)을 형성한 후, p형 에피층(22)상에 게이트산화막(25), 네 개의 게이트(Tx, Rx, Dx, Sx)를 형성한다. 다음에, 포토다이오드로 예정된 p형 에피층(22)내에 깊은 n- 영역(27)을 형성한다.As shown in FIG. 7A, similarly to the first and second embodiments, the p-type epitaxial layer 22 is grown on the p-type substrate 21, and the drive transistor is formed in a predetermined region of the p-type epitaxial layer 22. As shown in FIG. And a p-type well 23 for forming a select transistor. Next, after the field oxide film 24 is formed in a predetermined region of the p-type epitaxial layer 22, the gate oxide film 25 and four gates Tx, Rx, Dx, and Sx are formed on the p-type epitaxial layer 22. ). Next, a deep n − region 27 is formed in the p-type epilayer 22, which is supposed to be a photodiode.
위와 같이 포토다이오드의 깊은 n- 영역(27)까지 형성한 후, 드라이브트랜지스터와 셀렉트트랜지스터의 LDD 구조를 형성하기 위한 n형 도펀트의 이온주입을 진행한다.After forming the deep n − region 27 of the photodiode as described above, ion implantation of the n-type dopant for forming the LDD structures of the drive transistor and the select transistor is performed.
LDD 구조를 형성하기 위한 n형 도펀트의 이온주입에 대해 자세히 살펴보면, 먼저 포토다이오드의 n_ 영역(27) 및 각 게이트(Tx, Rx, Dx, Sx)가 형성된 p형 에피층(22) 상부에 감광막을 도포하고 노광 및 현상으로 패터닝하여 N_LDD 마스크(39)를 형성한다.Looking at the ion implantation of the n-type dopant to form the LDD structure in detail, first the n _ region 27 of the photodiode and the p-type epitaxial layer 22 on which the gates (Tx, Rx, Dx, Sx) are formed A photosensitive film is applied and patterned by exposure and development to form an N_LDD mask 39.
이때, N_LDD 마스크(39)는 드라이브트랜지스터와 셀렉트트랜지스터로 예정된 영역을 모두 오픈시킴과 동시에, 트랜스퍼게이트(Tx)와 리셋게이트(Rx) 사이의 플로팅디퓨젼(FD)으로 예정된 p형 에피층(22), 포토다이오드로 예정된 p형 에피층(22)을 포함한 모든 영역을 오픈시키는 구조이다. At this time, the N_LDD mask 39 opens all of the regions designated as the drive transistor and the select transistor, and at the same time, the p-type epi layer 22 scheduled as the floating diffusion FD between the transfer gate Tx and the reset gate Rx. ), All regions including the p-type epitaxial layer 22 intended as a photodiode are opened.
전술한 N_LDD 마스크(39)를 이용하여 저농도의 n형 도펀트를 이온주입하여 드라이브트랜지스터의 N_LDD 영역(40a), 셀렉트트랜지스터의 N_LDD 영역(40b)을 형성함과 동시에 리셋트랜지스터의 N_LDD 영역(40c)과 트랜스퍼트랜지스터의 N_LDD 영역(40d)를 형성한다.The N_LDD region 40a of the drive transistor and the N_LDD region 40b of the select transistor are formed by ion implantation of a low concentration n-type dopant using the above-described N_LDD mask 39, and at the same time, the N_LDD region 40c of the reset transistor is formed. The N_LDD region 40d of the transfer transistor is formed.
여기서, 드라이브트랜지스터와 셀렉트트랜지스터는 게이트의 양측에 각각 N_LDD 영역(40a, 40b)이 구비되어 대칭 N_LDD 구조를 갖고 있고, 리셋트랜지스터와 트랜스퍼트랜지스터도 게이트의 양측에 각각 N_LDD 영역(40c, 40d)이 구비되어 대칭 N_LDD 구조를 갖는다.Here, the drive transistor and the select transistor are provided with N_LDD regions 40a and 40b on both sides of the gate, respectively, to have a symmetric N_LDD structure, and the reset transistor and the transfer transistor also have N_LDD regions 40c and 40d on both sides of the gate. It has a symmetric N_LDD structure.
제1,2 실시예와 다른 점은, 제1,2 실시예에서는 트랜스퍼트랜지스터와 리셋트랜지스터의 N_LDD 영역이 비대칭 구조였으나, 제3 실시예는 트랜스퍼트랜지스터와 리셋트랜지스터의 N_LDD 영역이 대칭구조이다.Unlike the first and second embodiments, in the first and second embodiments, the N_LDD regions of the transfer transistor and the reset transistor are asymmetrical, whereas in the third embodiment, the N_LDD regions of the transfer transistor and the reset transistor are symmetrical.
한편, 종래에는 도면에서 점선으로 표시된 N-LDD MK에 의해 드라이브트랜지스터와 셀렉트트랜지스터의 N_LDD 구조만을 형성하였다.Meanwhile, in the related art, only the N_LDD structure of the drive transistor and the select transistor is formed by the N-LDD MK indicated by a dotted line in the drawing.
도 7b에 도시된 바와 같이, N_LDD 마스크(39)를 제거하고, 전면에 스페이서용 절연막을 증착한 후, 절연막을 전면식각하여 각 게이트의 양측벽에 접하는 스페이서(31)를 형성한다.As shown in FIG. 7B, the N_LDD mask 39 is removed, an insulating film for spacers is deposited on the entire surface, and then the insulating film is etched entirely to form spacers 31 in contact with both side walls of each gate.
계속해서, 전면에 감광막을 도포하고 노광 및 현상으로 패터닝하여 포토다이오드의 p형 영역을 정의하는 PD_P 마스크(32)를 형성하고, PD_P 마스크(32)에 의해노출된 p형 에피층(22)에 저에너지 p형 도펀트를 이온주입하여 n_ 영역(27)내에 얕은 po 영역(33)을 형성한다. 이 때, n_ 영역(27)내에 형성되는 po 영역(33)은 스페이서(31)의 두께만큼 거리를 두고 스페이서에 정렬된다.Subsequently, a photosensitive film is coated on the entire surface and patterned by exposure and development to form a PD_P mask 32 defining a p-type region of the photodiode, and to the p-type epilayer 22 exposed by the PD_P mask 32. to form a shallow p o region 33 in the n _ region 27 by ion implantation of low-energy p-type dopant. At this time, the p o region 33 formed in the n _ region 27 is aligned with the spacer at a distance of the thickness of the spacer 31.
상술한 저에너지 p형 도펀트의 이온주입을 통해 얕은 po 영역(33)과 깊은 n_ 영역(27)으로 이루어지는 포토다이오드가 형성된다.A photodiode formed of a p o shallow region 33 and a deep n _ region 27 through ion implantation of the above-described low-energy p-type dopant is formed.
도 7c에 도시된 바와 같이, PD_P 마스크(32)를 제거한 후, 감광막을 도포하고 노광 및 현상으로 패터닝하여 소스/드레인 영역을 형성하기 위한 S/D 마스크(34)를 형성한다. 이때, S/D 마스크(34)는 포토다이오드를 제외한 모든 p형 에피층(22)을 노출시킨다.As shown in Fig. 7C, after removing the PD_P mask 32, a photoresist film is applied and patterned by exposure and development to form an S / D mask 34 for forming source / drain regions. In this case, the S / D mask 34 exposes all the p-type epi layers 22 except the photodiode.
다음에, S/D 마스크(34)를 이온주입마스크로 고농도 n형 도펀트를 이온주입하여 단위화소내에 드라이브트랜지스터의 n형 소스/드레인 영역(40a), 셀렉트트랜지스터의 n형 소스/드레인 영역(40b), 리셋트랜지스터의 n형 소스/드레인 영역(40c), 트랜스퍼트랜지스터의 n형 소스/드레인영역(40d)을 형성한다.Next, a high concentration n-type dopant is ion-implanted using the S / D mask 34 as an ion implantation mask to n-type source / drain region 40a of the drive transistor and n-type source / drain region 40b of the select transistor in the unit pixel. ), The n-type source / drain region 40c of the reset transistor and the n-type source / drain region 40d of the transfer transistor are formed.
위와 같은 이온주입시 포토다이오드(PD)에는 n형 도펀트가 이온주입되지 않는다.In the ion implantation as described above, the n-type dopant is not implanted into the photodiode PD.
전술한 제3 실시예에 의하면, 단위화소를 이루는 네 개의 트랜지스터가 모두 대칭 LDD 구조의 n형 소스/드레인 영역을 갖는다.According to the third embodiment described above, all four transistors constituting the unit pixel have n-type source / drain regions of the symmetric LDD structure.
위에서 살펴본 바와 같이, 제1 실시예 내지 제2 실시예는 트랜스퍼트랜지스터와 리셋트랜지스터가 각각 비대칭 LDD 구조의 n형 소스/드레인 영역을 갖고, 제3 실시예는 대칭 LDD 구조의 n형 소스/드레인영역을 갖는다. 이로써 유효채널길이가 감소하여 문턱전압이 감소하고 포화드레인전류(Id,sat)가 증가한다.As described above, in the first to second embodiments, the transfer transistor and the reset transistor each have an n-type source / drain region having an asymmetric LDD structure, and the third embodiment has an n-type source / drain region having a symmetric LDD structure. Has As a result, the effective channel length is reduced, the threshold voltage is decreased, and the saturation drain current I d, sat is increased.
결과적으로, 제2 실시예와 제3 실시예는 포토다이오드에 인접하는 트랜스퍼트랜지스터의 스페이서 아랫부분에 N_LDD 영역이 추가되어 전하운송효율(Charge Transfer Efficiency; CTE)이 개선되는 효과를 얻을 수 있다.As a result, in the second and third embodiments, an N_LDD region may be added to the lower portion of the spacer of the transfer transistor adjacent to the photodiode, thereby improving the charge transfer efficiency (CTE).
또한, 제1 실시예는 제2 실시예에 비해 유효채널길이가 보다 감소하는 경우이므로, 제1 실시예에 따른 구조는 제2 실시예에 비해 문턱전압이 감소하고 포화드레인전류는 증가한다.Further, since the first embodiment has a smaller effective channel length than the second embodiment, the structure according to the first embodiment reduces the threshold voltage and increases the saturation drain current as compared with the second embodiment.
아울러, 제3 실시예는 제1 실시예에 비해 유효채널길이가 더욱 감소하는 경우이므로 제1 실시예에 비해 문턱전압이 감소하고 포화드레인전류는 증가한다.In addition, since the effective channel length is further reduced in comparison with the first embodiment, the third embodiment reduces the threshold voltage and increases the saturation drain current as compared with the first embodiment.
다음의 [표 1]은 트랜스퍼트랜지스터와 리셋트랜지스터의 N_LDD 구조에 따른 문턱전압과 포화드레인전류 특성을 비교한 것이다.[Table 1] below compares the threshold voltage and saturation drain current characteristics according to the N_LDD structure of the transfer transistor and the reset transistor.
[표 1]에서, 비대칭 N_LDD 구조는 제1,2 실시예에 따른 구조를 포함한다.In Table 1, an asymmetric N_LDD structure includes a structure according to the first and second embodiments.
[표 1]을 참조하면, 먼저 문턱전압(Vth)을 비교해보면, 트랜스퍼트랜지스터와 리셋트랜지스터에 N_LDD 구조를 적용하지 않는 종래기술이 가장 높은 값(high)을 갖고, 대칭 N_LDD 구조의 경우가 가장 낮은 값(low)을 가지며, 비대칭 N_LDD 구조의 경우가 중간 값(middle)을 갖는다.Referring to [Table 1], when comparing the threshold voltage (V th ), the prior art that does not apply the N_LDD structure to the transfer transistor and the reset transistor has the highest value, the symmetric N_LDD structure is the most It has a low value, and the asymmetric N_LDD structure has a middle value.
그리고, 포화드레인전류(Id,sat)를 비교해보면, 트랜스퍼트랜지스터와 리셋트랜지스터에 N_LDD 구조를 적용하지 않는 종래기술이 가장 낮은 값(low)을 갖고, 대칭 N_LDD 구조의 경우가 가장 높은 값(high)을 가지며, 비대칭 N_LDD 구조의 경우가 중간값(middle)을 갖는다.And, when comparing the saturation drain current (I d, sat ), the prior art that does not apply the N_LDD structure to the transfer transistor and the reset transistor has the lowest value (low), the symmetric N_LDD structure is the highest value (high ), And asymmetric N_LDD structure has a middle value.
[표 1]에 따른 결과를 토대로 하여 적절한 네이티브 NMOSFET의 파라미터가 관찰되는 조건을 모니터링할 수 있다.Based on the results according to Table 1, the conditions under which the parameters of the appropriate native NMOSFET are observed can be monitored.
도 8은 본 발명의 제4 실시예에 따른 단위화소의 소자 단면도이다.8 is a cross-sectional view illustrating devices of a unit pixel according to a fourth exemplary embodiment of the present invention.
도 8에 도시된 바와 같이, p형 기판(21)상에 p형 에피층(22)이 성장되고, p형 에피층(22)에 드라이브트랜지스터와 셀렉트트랜지스터를 형성하기 위한 p형 웰(23)이 형성되며, p형 에피층(22)의 소정영역에 필드산화막(24)이 형성된다.As shown in FIG. 8, a p-type epitaxial layer 22 is grown on the p-type substrate 21, and a p-type well 23 for forming a drive transistor and a select transistor in the p-type epitaxial layer 22. Is formed, and the field oxide film 24 is formed in a predetermined region of the p-type epitaxial layer 22.
그리고, 활성영역으로 예정된 p형 에피층(22)중에서 일측 필드산화막(24)에 인접하는 p형 에피층(22)의 내부에 얕은 p0 영역(33)과 깊은 n_ 영역(27)의 pn접합으로 이루어진 포토다이오드(PD)가 형성된다.In the p-type epitaxial layer 22 scheduled for the active region, pn in the shallow p 0 region 33 and the deep n _ region 27 is formed inside the p-type epilayer 22 adjacent to the field oxide layer 24 on one side. A photodiode PD formed by the junction is formed.
그리고, 포토다이오드(PD)의 일측에 정렬되어 p형 에피층(22)상에 게이트산화막(25)을 사이에 두고 트랜스퍼게이트(Tx)가 형성되고, 트랜스퍼게이트(Tx)와 소정 거리를 두고 p형 에피층(22)상에 리셋게이트(Rx), 드라이브게이트(Dx), 셀렉트게이트(Sx)가 배열된다. 여기서, 각 게이트의 양측벽에는 스페이서(31)가 구비되며, 드라이브게이트(Dx)는 트랜스퍼트랜지스터의 타측과 리셋트랜지스터의 일측이 공통으로 접하여 제공하는 플로팅디퓨젼(FD)과 연결되고, 셀렉트트랜지스터의 일측 소스/드레인영역은 출력단(output)을 겸한다.Then, the transfer gate Tx is formed on the p-type epitaxial layer 22 with the gate oxide layer 25 interposed therebetween, aligned with one side of the photodiode PD, and a predetermined distance from the transfer gate Tx. The reset gate Rx, the drive gate Dx, and the select gate Sx are arranged on the type epitaxial layer 22. Here, spacers 31 are provided on both sidewalls of each gate, and the drive gate Dx is connected to a floating diffusion FD provided by the other side of the transfer transistor and one side of the reset transistor in common, and connected to the select transistor. One source / drain region also serves as an output.
각 트랜지스터는 NMOSFET이되, 트랜스퍼트랜지스터는 N_LDD 영역이 없는 NMOSFET이고, 리셋트랜지스터는 드라이브트랜지스터에 인접한 소스/드레인 영역만 N_LDD 영역(43c)이 구비된 비대칭 LDD 구조의 n형 소스/드레인영역(44c)을 갖는 NMOSFET이다. 한편, 드라이브트랜지스터와 셀렉트트랜지스터는 각각 대칭형 N_LDD 영역(43a, 43b)이 구비된 n형 소스/드레인영역(44a, 44b)을 갖는 NMOSFET이다. Each transistor is an NMOSFET, the transfer transistor is an NMOSFET without an N_LDD region, and the reset transistor includes an n-type source / drain region 44c of an asymmetric LDD structure in which only the source / drain region adjacent to the drive transistor is provided with the N_LDD region 43c. NMOSFET. On the other hand, the drive transistor and the select transistor are NMOSFETs having n-type source / drain regions 44a and 44b each provided with symmetrical N_LDD regions 43a and 43b.
전술한 제4 실시예에 의하면, 리셋트랜지스터가 플로팅디퓨젼에 포함되는 소스/드레인영역이 N_LDD 영역을 갖지 않고 드라이브트랜지스터에 접하는 일측이 N_LDD 영역(43c)을 갖는 비대칭 LDD 구조의 n형 소스/드레인영역(44c)을 갖는다.According to the fourth embodiment described above, an n-type source / drain having an asymmetric LDD structure in which a source / drain region in which the reset transistor is included in the floating diffusion does not have an N_LDD region, and one side of the drive transistor has an N_LDD region 43c. Has a region 44c.
이로써, 플로팅디퓨젼(FD)과 리셋게이트(Rx) 사이의 오버랩에 의한 기생캐패시턴스를 감소시키고, 플로팅디퓨젼(FD)에서 리셋트랜지스터의 드레인으로의 전하운송효율을 높인다.As a result, parasitic capacitance due to overlap between the floating diffusion FD and the reset gate Rx is reduced, and the charge transfer efficiency from the floating diffusion FD to the drain of the reset transistor is increased.
제2 실시예와 제4 실시예를 비교해보면, 제2 실시예에서는 플로팅디퓨젼을 이루는 리셋트랜지스터의 소스영역이 N_LDD 영역을 가짐에 따라 플로팅디퓨젼과 리셋게이트간의 기생캐패시턴스가 커지는 단점이 있으나, 제4 실시예는 플로팅디퓨젼을 이루는 리셋트랜지스터의 소스영역이 N_LDD 영역을 갖고 있지 않으므로 리셋게이트(Rx)와 플로팅디퓨젼(FD)간에 N_LDD에 의한 오버랩이 없어 플로팅디퓨젼(FD)의 캐패시턴스의 증가를 억제한다.Comparing the second and fourth embodiments, the parasitic capacitance between the floating diffusion and the reset gate increases as the source region of the reset transistor constituting the floating diffusion has the N_LDD region. In the fourth embodiment, since the source region of the reset transistor constituting the floating diffusion does not have the N_LDD region, there is no overlap between N_LDD between the reset gate Rx and the floating diffusion FD, so that the capacitance of the floating diffusion FD Suppress the increase.
도 9a 내지 도 9b는 도 8에 도시된 단위화소의 제조 방법을 도시한 공정 단면도이다.9A to 9B are cross-sectional views illustrating a method of manufacturing the unit pixel illustrated in FIG. 8.
도 9a에 도시된 바와 같이, 제1 실시예와 동일하게, p형 기판(21)상에 p형 에피층(22)을 성장시키고, p형 에피층(22)의 소정 영역내에 드라이브트랜지스터와 셀렉트트랜지스터를 형성하기 위한 p형 웰(23)을 형성한다. 다음에, p형 에피층(22)의 소정 영역에 필드산화막(24)을 형성한 후, p형 에피층(22)상에 게이트산화막(25), 네 개의 게이트(Tx, Rx, Dx, Sx)를 형성한다. 다음에, 포토다이오드로 예정된 p형 에피층(22)내에 깊은 n- 영역(27)을 형성한다.As shown in FIG. 9A, similarly to the first embodiment, the p-type epitaxial layer 22 is grown on the p-type substrate 21, and the drive transistors and the select in the predetermined regions of the p-type epitaxial layer 22 are selected. A p-type well 23 for forming a transistor is formed. Next, after the field oxide film 24 is formed in a predetermined region of the p-type epitaxial layer 22, the gate oxide film 25 and four gates Tx, Rx, Dx, and Sx are formed on the p-type epitaxial layer 22. ). Next, a deep n − region 27 is formed in the p-type epilayer 22, which is supposed to be a photodiode.
위와 같이 포토다이오드의 깊은 n- 영역(27)까지 형성한 후, 드라이브트랜지스터와 셀렉트트랜지스터의 LDD 구조를 형성하기 위한 n형 도펀트의 이온주입을 진행한다.After forming the deep n − region 27 of the photodiode as described above, ion implantation of the n-type dopant for forming the LDD structures of the drive transistor and the select transistor is performed.
LDD 구조를 형성하기 위한 n형 도펀트의 이온주입에 대해 자세히 살펴보면, 먼저 포토다이오드의 n_ 영역(27) 및 각 게이트(Tx, Rx, Dx, Sx)가 형성된 p형 에피층(22) 상부에 감광막을 도포하고 노광 및 현상으로 패터닝하여 N_LDD 마스크(42)를 형성한다.Looking at the ion implantation of the n-type dopant to form the LDD structure in detail, first the n _ region 27 of the photodiode and the p-type epitaxial layer 22 on which the gates (Tx, Rx, Dx, Sx) are formed A photosensitive film is applied and patterned by exposure and development to form an N_LDD mask 42.
이때, N_LDD 마스크(42)는 드라이브트랜지스터와 셀렉트트랜지스터로 예정된 영역을 모두 오픈시키고, 아울러 플로팅디퓨젼(FD) 및 포토다이오드(PD)로 예정된 p형 에피층(22)을 제외한 모든 영역을 오픈시키는 구조이다. 따라서 N_LDD 마스크(42)의 일측은 리셋게이트(Rx)의 중앙부분에 정렬된다.At this time, the N_LDD mask 42 opens all the regions scheduled as the drive transistor and the select transistor, and opens all the regions except for the p-type epitaxial layer 22 scheduled as the floating diffusion FD and the photodiode PD. Structure. Therefore, one side of the N_LDD mask 42 is aligned with the center portion of the reset gate Rx.
전술한 N_LDD 마스크(42)를 이용하여 저농도의 n형 도펀트를 이온주입하여 드라이브트랜지스터의 N_LDD 영역(43a), 셀렉트트랜지스터의 N_LDD 영역(43b)을 형성함과 동시에 리셋트랜지스터의 N_LDD 영역(43c)를 형성한다.The N_LDD region 43a of the drive transistor and the N_LDD region 43b of the select transistor are formed by ion implantation of a low concentration n-type dopant using the above-described N_LDD mask 42, and the N_LDD region 43c of the reset transistor is formed. Form.
여기서, 드라이브트랜지스터와 셀렉트트랜지스터는 게이트의 양측에 각각 N_LDD 영역(43a, 43b)이 구비되어 대칭 N_LDD 구조를 갖고 있으나, 리셋트랜지스터는 게이트의 일측에만 N_LDD 영역(43c)이 구비되어 비대칭 N_LDD 구조를 갖는다.Here, the drive transistor and the select transistor have N_LDD regions 43a and 43b on both sides of the gate, respectively, to have a symmetric N_LDD structure. However, the reset transistor has an N_LDD region 43c on only one side of the gate, and thus has an asymmetric N_LDD structure. .
도 9b에 도시된 바와 같이, N_LDD 마스크(42)를 제거하고, 전면에 스페이서용 절연막을 증착한 후, 절연막을 전면식각하여 각 게이트의 양측벽에 접하는 스페이서(31)를 형성한다.As shown in FIG. 9B, the N_LDD mask 42 is removed, an insulating film for spacers is deposited on the entire surface, and then the insulating film is etched entirely to form spacers 31 in contact with both side walls of each gate.
계속해서, n_ 영역(27)내에 얕은 po 영역(33)을 형성한다. 이 때, n_ 영역(27)내에 형성되는 po 영역(33)은 스페이서(31)의 두께만큼 거리를 두고 스페이서에 정렬된다.Subsequently, shallow p o region 33 is formed in n _ region 27. At this time, the p o region 33 formed in the n _ region 27 is aligned with the spacer at a distance of the thickness of the spacer 31.
상술한 저에너지 p형 도펀트의 이온주입을 통해 얕은 po 영역(33)과 깊은 n_ 영역(27)으로 이루어지는 포토다이오드가 형성된다.A photodiode formed of a p o shallow region 33 and a deep n _ region 27 through ion implantation of the above-described low-energy p-type dopant is formed.
다음으로, 감광막을 도포하고 노광 및 현상으로 패터닝하여 소스/드레인 영역을 형성하기 위한 S/D 마스크(34)를 형성한다. 이때, S/D 마스크(34)는 포토다이오드를 제외한 모든 p형 에피층(22)을 노출시킨다.Next, a photosensitive film is applied and patterned by exposure and development to form an S / D mask 34 for forming source / drain regions. In this case, the S / D mask 34 exposes all the p-type epi layers 22 except the photodiode.
다음에, S/D 마스크(34)를 이온주입마스크로 고농도 n형 도펀트를 이온주입하여 단위화소내에 드라이브트랜지스터의 n형 소스/드레인 영역(44a), 셀렉트트랜지스터의 n형 소스/드레인 영역(44b), 리셋트랜지스터의 n형 소스/드레인 영역(44c), 트랜스퍼트랜지스터의 n형 소스/드레인영역(44d)을 형성한다.Next, a high concentration n-type dopant is ion-implanted using the S / D mask 34 as an ion implantation mask to n-type source / drain region 44a of the drive transistor and n-type source / drain region 44b of the select transistor in the unit pixel. ), The n-type source / drain region 44c of the reset transistor and the n-type source / drain region 44d of the transfer transistor are formed.
위와 같은 이온주입시 포토다이오드(PD)에는 n형 도펀트가 이온주입되지 않는다.In the ion implantation as described above, the n-type dopant is not implanted into the photodiode PD.
본 발명의 기술 사상은 상기 바람직한 실시예에 따라 구체적으로 기술되었으나, 상기한 실시예는 그 설명을 위한 것이며 그 제한을 위한 것이 아님을 주의하여야 한다. 또한, 본 발명의 기술 분야의 통상의 전문가라면 본 발명의 기술 사상의 범위 내에서 다양한 실시예가 가능함을 이해할 수 있을 것이다.Although the technical idea of the present invention has been described in detail according to the above preferred embodiment, it should be noted that the above-described embodiment is for the purpose of description and not of limitation. In addition, those skilled in the art will understand that various embodiments are possible within the scope of the technical idea of the present invention.
상술한 본 발명은 리셋트랜지스터 및 트랜스퍼트랜지스터의 문턱전압을 감소시키므로써 CMOS 이미지센서의 동작시 Vop 강하를 억제하여 리셋동작시 리셋효율을 증가시키고, Vop 강하를 최소화하므로 다이나믹레인지를 향상시킬 수 있는 효과가 있다.The present invention described above reduces the threshold voltages of the reset transistor and the transfer transistor, thereby suppressing the V op drop during the operation of the CMOS image sensor, thereby increasing the reset efficiency during the reset operation and minimizing the V op drop, thereby improving the dynamic range. It has an effect.
또한, Vop 강하를 억제하므로써 소자의 스케일링(scaling)시 Vop를 감소시킬 수 있는 효과가 있다.In addition, the suppression of the V op drop has the effect of reducing the V op during scaling of the device.
또한, 네이티브 NMOSFET에 N_LDD 구조를 선택적으로 추가하여 인라인공정의 변동에대해 비교적 덜 민감한 네이티브 트랜지스터를 셋업할 수 있는 효과가 있다. In addition, by selectively adding an N_LDD structure to the native NMOSFET, it is possible to set up a native transistor that is relatively less sensitive to variations in the inline process.
또한, 하나의 레티클 추가 및 감광막의 특성의 적절한 선택에 의해 리셋트랜지스터 및 트랜스퍼트랜지스터에 비대칭 LDD 또는 대칭 LDD 구조를 형성할 수 있으므로 비용 최소화를 통한 소자 마진의 범위를 증대시킬 수 있는 효과가 있다.In addition, since an asymmetric LDD or symmetric LDD structure can be formed in the reset transistor and the transfer transistor by the addition of one reticle and the proper selection of the characteristics of the photoresist film, the device margin can be increased by minimizing cost.
또한, 리셋게이트(Rx)와 플로팅디퓨젼(FD)간에 N_LDD에 의한 오버랩이 없어 플로팅디퓨젼(FD)의 캐패시턴스의 증가를 억제하고, 리셋게이트(Rx)와 리셋트랜지스터의 드레인 사이는 N_LDD에 의해 충분히 오버랩을 확보하여 플로팅디퓨젼(FD)에서 리셋트랜지스터의 드레인으로의 전하운송효율을 증가시킬 수 있는 효과가 있다.In addition, since there is no overlap by N_LDD between the reset gate Rx and the floating diffusion FD, an increase in capacitance of the floating diffusion FD is suppressed, and between the reset gate Rx and the drain of the reset transistor is prevented by N_LDD. It is possible to increase the charge transfer efficiency from the floating diffusion (FD) to the drain of the reset transistor by sufficiently securing the overlap.
도 1은 종래기술에 따른 CMOS 이미지센서의 단위화소를 나타낸 소자 단면도,1 is a cross-sectional view illustrating an element of a CMOS image sensor according to the related art;
도 2는 본 발명의 제1 실시예에 따른 CMOS 이미지센서의 단위화소를 나타낸 단면도,2 is a cross-sectional view illustrating a unit pixel of a CMOS image sensor according to a first exemplary embodiment of the present invention;
도 3은 본 발명의 제2 실시예에 따른 CMOS 이미지센서의 단위화소를 나타낸 단면도,3 is a cross-sectional view illustrating a unit pixel of a CMOS image sensor according to a second exemplary embodiment of the present invention;
도 4는 본 발명의 제3 실시예에 따른 CMOS 이미지센서의 단위화소를 나타낸 단면도,4 is a cross-sectional view illustrating a unit pixel of a CMOS image sensor according to a third exemplary embodiment of the present invention;
도 5a 내지 도 5d는 도 2에 도시된 단위화소의 제조 방법을 도시한 공정 단면도, 5A to 5D are cross-sectional views illustrating a method of manufacturing the unit pixel illustrated in FIG. 2;
도 6a 내지 도 6c는 도 3에 도시된 단위화소의 제조 방법을 도시한 공정 단면도, 6A through 6C are cross-sectional views illustrating a method of manufacturing the unit pixel illustrated in FIG. 3;
도 6d는 도 6a의 N_LDD 마스크를 도시한 평면도,6D is a plan view illustrating the N_LDD mask of FIG. 6A;
도 7a 내지 도 7c는 도 4에 도시된 단위화소의 제조 방법을 도시한 공정 단면도, 7A to 7C are cross-sectional views illustrating a method of manufacturing the unit pixel illustrated in FIG. 4;
도 8은 본 발명의 제4 실시예에 따른 CMOS 이미지센서의 단위화소를 나타낸 단면도,8 is a cross-sectional view illustrating a unit pixel of a CMOS image sensor according to a fourth exemplary embodiment of the present invention;
도 9a 내지 도 9b는 도 8에 도시된 단위화소의 제조 방법을 도시한 공정 단면도.9A to 9B are cross-sectional views illustrating a method of manufacturing the unit pixel illustrated in FIG. 8.
*도면의 주요 부분에 대한 부호의 설명* Explanation of symbols for the main parts of the drawings
21 : p형 기판 22 : p형 에피층21: p-type substrate 22: p-type epi layer
23 : p형 웰 24 : 필드산화막23: p-type well 24: field oxide film
25 : 게이트산화막 27 : n_ 영역25: gate oxide film 27: n _ region
29a,29b,29c,29d : N_LDD 영역 31 : 스페이서29a, 29b, 29c, 29d: N_LDD region 31: spacer
33 : p0 영역 35a,35b, 35c, 35d : 소스/드레인영역33: p 0 area 35a, 35b, 35c, 35d: source / drain area
Tx : 트랜스퍼게이트 Rx : 리셋게이트Tx: Transfergate Rx: Resetgate
Dx : 드라이브게이트 Sx : 셀렉트게이트Dx: Drivegate Sx: Selectgate
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