KR20040093470A - 데이터 손실을 위한 전검출을 갖는 플래시 메모리 - Google Patents

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Abstract

비휘발성 메모리 디바이스의 약하게 프로그램된 셀을 검출하고 교정하기 위한 새로운 방법이 이루어진다. 방법은 복수의 비휘발성 메모리 셀들을 제공하는 단계를 포함한다. 선택된 셀을 판독하는 수단은 기준 셀의 성능과 선택된 셀의 성능을 비교한다. 선택된 셀의 판독 상태는 선택된 셀이 기준 셀을 초과할 때 높다. 선택된 셀의 판독 상태는 선택된 셀이 기준 셀을 초과할 때 낮다. 제 1 판독 상태는 제 1 값으로 바이어스된 기준 셀을 갖는 선택된 셀을 판독하는 것에 의해 얻어진다. 제 2 판독 상태는 제 1 값보다 큰 제 2 값으로 바이어스된 기준 셀을 갖는 선택된 셀을 판독하는 것에 의해 얻어진다. 선택된 셀은 제 1 및 제 2 판독 상태들이 매칭하지 않을 때 약하게 프로그램된, 높은 것으로서 플래그된다. 제 3 판독 상태는 제 1 값보다 작은 제 3 값으로 바이어스된 기준 셀을 갖는 선택된 셀을 판독하는 것에 의해 얻어진다. 선택된 셀은 제 1 및 제 3 판독 상태들이 매칭하지 않을 때 약하게 프로그램된, 낮은 것으로서 플래그된다. 선택된 셀은 선택된 셀이 약하게 프로그램되었을 때 리프레시된다.

Description

데이터 손실을 위한 전검출을 갖는 플래시 메모리{Flash memory with pre-detection for data loss}
본 발명은 비휘발성 메모리 디바이스에 관한 것으로, 보다 상세하게는 비휘발성 메모리 디바이스의 데이터 보유 에러들(data retention errors)을 방지하기 위한 방법 및 회로에 관한 것이다.
비휘발성 메모리는 마이크로프로세서 기반 시스템들의 중요한 구성요소이다. 최대의 시스템 유연성은 플래시 메모리와 같은 비휘발성, 재프로그램가능한 메모리들의 사용을 통해 이루어진다. 동작 프로그램들 또는 주요 시스템 파라메터들을 플래시 메모리들에 저장하는 것에 의해, 필드에서 시스템 성능이 빨라지고, 영구적이 되며, 변화될 수 있다.
이제 도 1을 참조하면, 개략적인(22) 및 단면(10)의 형태들로 전형적인 플래시 메모리 셀이 도시된다. 플래시 셀(10)은 서브기판 영역(12)에 형성된 소스(16) 및 드레인(14)을 갖는 MOS 트랜지스터의 형태이다. 복합 게이트는 제어 게이트(CG)(20)와 플로팅 게이트(FG)(18)를 포함하여 형성된다. 트랜지스터는 분야에 알려진 바와 같이 제어 게이트(20), 드레인(14) 및 소스(16)를 바이어싱하는 것에 의해 동작될 수 있다. 플로팅 게이트(18)는 제 1 유전 영역(17)에 의해 서브기판(12)으로부터 전기적으로 절연되고 제 2 유전 영역(19)에 의해 제어 게이트(20)로부터 전기적으로 절연된 도전 영역을 포함한다. 임의의 MOS 트랜지스터에서와 같이, 드레인(14)으로부터 소스(16)로 전하를 운반하기 위한 채널 영역을 생성하기에 충분한 바이어스가 제어 게이트(20)로 적용될 때 바이어스가 턴온된다. 필요한 제어 게이트 바이어스는 임계 전압(VTH)으로 정의된다. 분야에 알려져 있는 바와 같이, 전자들의 형태인 전하는 플로팅 게이트(18)내로 주입되거나 그 밖으로 내보내질 수 있다. 플로팅 게이트(18) 상의 전하의 존재는 디바이스(10)의 VTH를 변경시킬 것이다. 이러한 사실은 제 1 상태가 전하의 큰 존재에 의해 정의되고 제 2 상태가 전하의 부재에 의해 정의되는 디지털 메모리 셀을 생성하는데 사용될 수 있다. 셀(10)의 상태를 프로그램하거나 삭제하기 위해, 플로팅 게이트(18)로의 전하의 주입을 유발시키거나 플로팅 게이트(18)로부터의 전하의 제거를 유발시키는 상대적으로 큰 전압 바이어스들이 제어 게이트(20), 드레인(14), 및 소스(16)의 조합으로 인가될 수 있다. 셀(10)의 상태를 판독하기 위해, 플로팅 게이트의 충전된 상태에 따라 디바이스가 온 또는 오프되어야 하는 전압으로 제어 게이트(20)가 바이어스될 수 있다. 드레인(14)으로부터 소스(16)로의 전압 바이어스는 디바이스가 온될 때 전류가 흐르도록 하는 원인이 될 것이다. 이러한 전류 흐름, 또는 이러한 전류 흐름의 부재는 분야에 잘 알려져 있는 바와 같이 셀(10)의 상태를 결정하기 위해 검출될 수 있다.
이제 도 2를 참조하면, 플래시 셀을 판독하기 위한 회로의 전형적인 도면이 도시된다. 집적 회로 디바이스의 단면(30)이 비휘발성 셀들의 어레이(32)를 나타내며 도시된다. 메모리 어레이의 특정 셀(34)이 분야에 잘 알려진 방법들에 의해 그의 워드라인(WL)(42)과 비트라인(BL)을 어서트하는 것에 의해 선택된다. WL 전압은 셀(34)의 제어 게이트로 접속되고 BL 전압(VBL)이 드레인으로 접속된다. 셀 전류(ICELL)은 셀(34)의 드레인-소스 전류(IDS)이다. 셀 임계 전압(VTH)이 WL 전압을초과하면, 셀(34)은 오프될 것이고 ICELL이 매우 작아질 것이다. 셀 VTH가 WL 전압보다 작으면, 셀(34)은 온되고 ICELL은 매우 커질 것이다.
상대적인 VTH, 따라서 셀(34) 논리 상태를 결정하기 위해, 기준 셀(36)이 사용된다. 기준 셀(36)은 고정된 VTH를 갖는 비교가능한 플래시 디바이스를 포함한다. 기준 셀(36) 제어 게이트는 기준 전압(VREF)으로 바이어스되고 드레인은 비트라인 전압(VBL)으로 바이어스된다. 기준 전류(IREF)가 생성된다. 기준 전류(IREF)를 셀 전류(ICELL)와 비교하기 위해 비교기(40)가 사용된다. 비교기 출력(46)은 높거나 낮은 디코딩된 셀 상태이다.
플래시 메모리 어레이의 각 셀의 논리 상태는 전형적으로 프로그래밍 후에 공장에서 테스트된다. 이론적으로, 절연된 플로팅 게이트 및 디바이스의 고체 상태 특성은 배우 긴 데이터 보유 시간을 생성해야 한다. 그러나, 셀들의 보유 능력들로의 이론적인 분포와, 일부 데이터 셀들이 평균보다 실질적으로 짧은 데이터 보유 시간들을 나타낼 것이라는 것이 분야에 알려져 있다. 이러한 새나가는 셀들이 시간을 통해 일정하지 않은 양의 플로팅 게이트 전하를 갖는다는 것이 또한 발견되었다. 예를 들어, 셀이 프로그래밍동안 전체적으로 충전될 때, 셀은 처음으로 'X'의 교정 셀 상태를 판독할 것이나, 플로팅 게이트가 실질적으로 방전될 때 후자는 'Y'의 비교정 셀 상태를 판독할 것이다. 필드에서, 이러한 짧아진 데이터 보유 셀은 그룹된 또는 버스트 실패와 반대로, 단일 비트 실패를 생성할 것이다. 어떠한 어플리케이션들에서, 특히 자동 또는 산업적인 제어 시스템들에서, 이러한 메모리 에러로 인한 제품 제작이 심각한 문제가 된다. 따라서, 본 발명은 이러한 메모리 에러들을 방지하기 위한 큰 장점이 된다.
몇몇 종래 발명들은 비휘발 메모리들의 비트 에러들을 검출하기 위한 방법들에 관한 것이다. Sacki에게로의 U.S. 특허 6,483,745 B2는 비휘발성 셀의 소프트 에러들을 검출하고 교정하기 위한 방법 및 회로를 교시한다. 셀은 3개의 상이한 기준 트랜지스터들을 사용하여 3번 판독된다. 한 기준은 표준 판독 기준이며, 한 기준은 프로그램된 상태 임계를 위한 것이고, 한 기준은 삭제 상태 임계를 위한 것이다. 세 판독들의 각각의 결과들을 비교하는 것에 의해, 셀 상태 및 마진이 결정될 수 있다. Auclair 등에게로의 U.S. 특허 6,049,899는 비휘발성 메모리 어레이의 소프트 에러들을 검출하기 위한 방법 및 회로를 설명한다. 셀들은 가변 제어 게이트 전압들 또는 가변 기준 전류들을 사용하여 판독되고 셀의 상태 및 마진을 평가한다. 부적절한 마진을 가진 셀들은 리프레시된다. Yoshida 등에게로의 U.S. 특허 6,525,060 B2는 비휘발성 메모리 어레이의 다중 값을 기록하기 위한 방법 및 회로를 설명한다. 표이성(erratic) 셀들을 교정하기 위한 방법이 설명된다.
본 발명의 원리적인 목적은 효율적이고 매우 생산적인 집적 회로 디바이스를 제공하는 것이다.
본 발명의 다른 목적은 비휘발성 메모리 디바이스에서 약한 셀 상태들을 검출하고 교정하기 위한 방법을 제공하는 것이다.
본 발명의 또 다른 목적은 비휘발성 메모리 디바이스에서 비트 에러들을 방지하는 것이다.
본 발명의 또 다른 목적은 효율적인 방법으로 비휘발성 메모리 디바이스에서 선택적으로 메모리 셀들을 리프레시하는 것이다.
본 발명의 또 다른 목적은 약한 셀 상태들을 연속적으로 검출하는 방법을 제공하는 것이다.
본 발명의 또 다른 목적은 2진 비휘발성 메모리에서 뿐만 아니라 다중 레벨 비휘발성 메모리를 위한 방법을 제공하는 것이다.
본 발명의 또 다른 목적은 약한 셀 상태들을 검출할 수 있는 비휘발성 메모리 디바이스를 제공하는 것이다.
본 발명의 목적들에 따라, 비휘발성 메모리 디바이스에서 약하게 프로그램된 셀을 검출하고 교정할 수 있는 방법이 이루어진다. 방법은 복수의 비휘발성 메모리 셀들을 제공하는 단계를 포함한다. 선택된 셀을 판독하는 수단은 선택된 셀의 성능과 기준 셀의 성능을 비교한다. 선택된 셀의 판독 상태는 선택된 셀이 기준 셀을 초과할 때 높다. 선택된 셀의 판독 상태는 선택된 셀이 기준 셀을 초과할 때 낮다. 제 1 판독 상태는 제 1 값으로 바이어스된 기준 셀을 갖는 선택된 셀을 판독하는 것에 의해 얻어진다. 제 2 판독 상태는 제 1 값보다 큰 제 2 값으로 바이어스된 기준 셀을 갖는 선택된 셀을 판독하는 것에 의해 얻어진다. 선택된 셀은 제 1 및 제 2 판독 상태들이 매칭하지 않을 때 선택된 셀을 약하게 프로그램된, 높은 것으로 플래그된다. 제 3 판독 상태는 제 1 값보다 작은 제 3 값으로 바이어스된 기준 셀을 갖는 선택된 셀을 판독하는 것에 의해 얻어진다. 선택된 셀은 제 1 및 제 3 판독 상태들이 매칭하지 않을 때 선택된 셀을 약하게 프로그램된, 낮은 것으로 플래그된다. 선택된 셀은 선택된 셀이 약하게 프로그램되었을 때 리프레시된다.
또한 본 발명의 목적들에 따라, 비휘발성 메모리 디바이스가 이루어진다. 디바이스는 복수의 비휘발성 메모리 셀들과, 선택된 셀과 기준 셀의 성능들을 비교하는 것에 의해 선택된 셀을 판독 상태를 결정하는 수단을 포함한다. 기준 셀은 판독 값으로 바이어스된 게이트를 갖는다. 판독 상태는 비교에 기초하여 상부 값 또는 하부 값이다. 판독 상태를 결정하기 위한 수단은 또한 제 1 값으로 설정된 게이트를 갖는 제 1 기준 셀을 포함한다. 제 1 비교기는 기준 셀과 선택된 셀에 결합된다. 제 1 판독 상태는 제 1 비교기의 출력이다. 제 2 기준 셀은 제 2 값으로 설정된 게이트를 갖는다. 제 2 비교기는 기준 셀과 선택된 셀에 결합된다. 제 2 판독 상태는 제 2 비교기의 출력이다. 제 3 기준 셀은 제 3 값으로 설정된 게이트를 갖는다. 제 3 비교기는 기준 셀과 선택된 셀에 결합된다. 제 3 판독 상태는 제 3 비교기의 출력이다.
도 1은 종래의 비휘발성 메모리 셀을 도시하는 도면.
도 2는 비휘발성 메모리의 선택된 셀을 판독하기 위한 종래의 방법을 도시하는 도면.
도 3은 본 발명의 방법의 바람직한 실시예를 도시하는 도면.
도 4는 본 발명의 디바이스의 제 1 바람직한 실시예를 도시하는 도면.
도 5는 본 발명의 디바이스의 제 2 바람직한 실시예를 도시하는 도면.
도 6은 본 발명의 디바이스의 제 3 바람직한 실시예를 도시하는 도면.
도 7은 본 발명의 디바이스의 제 4 바람직한 실시예를 도시하는 도면.
*도면의 주요 부분에 대한 부호의 설명*
10 플래시 셀 14 드레인
16 소스 18 플로팅 게이트
20 제어 게이트
본 발명의 바람직한 실시예들은 약하게 프로그램된 플래시 메모리 셀들을 검출하고 교정하기 위한 방법들을 설명한다. 플래시 메모리 셀들을 판독하기 위한 아키텍처들이 도시된다. 본 발명이 본 발명의 범위로부터 벗어남이 없이 적용될 수 있고 연장될 수 있다는 것이 당업자에게 명백해야 한다.
이제 도 3을 참조하면, 본 발명의 방법의 바람직한 실시예(60)가 도시된다.본 발명의 몇몇의 중요한 특성들이 이하로 도시되고 논의된다. 이러한 방법(60)은 또한 본 명세서에서 참조되는 도 4에 도시된 제 1 실시예 디바이스에 의해 도시된다. 도 4를 다시 참조하면, 집적 회로 디바이스(100)의 제 1 바람직한 실시예가 도시된다. 이러한 디바이스(100)는 비휘발성 디바이스들의 어레이(104)를 포함한다. 비휘발성 셀들은 임의의 잘 알려진 구성들 및 방법들을 사용하여 형성된 플래시 셀들을 포함할 수 있다. 스텍된(stacked) 게이트 또는 스플리트-게이트 디바이스들이 사용될 수 있다. 또한, 다양한 어드레싱 아키텍처들이 분야에 잘 알려진 바와 같이 사용될 수 있다. 특정 셀이(106)이 어레이 내의 "선택된" 셀로 도시된다. 주요 특징들로서, 어드레싱 및 바이어싱 수단은 고정된 판독 바이어스가 셀(106)에 대하여 WL(122) 상으로 모이게 하고 고정된 BL 바이어스(VBL)가 셀(106)의 드레인 상으로 모이게 하여 셀 전류(ICELL)가 생성된다. 위에서 설명된 종래 디바이스에서와 같이, 상대적인 셀 전류(ICELL)는 선택된 셀(106)의 임계 전압(VTH)에 의존할 것으로 가정된다. 마지막으로, VTH는 또한 셀(106)의 플로팅 게이트 상의 저장된 전하에 의존할 것이다.
선택된 셀(108)의 성능과 몇몇 기준 셀들(110, 114 및 118)의 성능을 비교함으로써 선택된 셀(106)의 판독 상태를 결정하기 위한 수단(108)이 포함된다. 특히, 판독 상태를 결정하기 위한 수단(108)은 제 1 기준 셀(110)과 제 1 비교기(138), 제 2 기준 셀(114)과 제 2 비교기(146), 및 제 3 기준 셀(118)과 제 3 비교기(154)를 포함한다. 이러한 새로운 배열로, 선택된 셀(106)의 드레인 전류(ICELL)는 세개의 다른 기준 셀 드레인 전류들(INORM, IUPPER, ILOWER)과 독립적으로 비교될 수 있다. 제 1 기준 셀 제어 게이트는 제 1 판독 값(VNORM)으로 바이어스된다. 이러한 제 1 판독 값(VNORM)(126)은 바람직하게 상부 상태 값과 하부 상태 값 사이의 중간 점과 동일하다. 제 1 기준 셀(110) 드레인 전류(INORM)는 제 1 비교기(138)를 사용하여 선택된 셀(106)과 비교된다. 제 1 비교기(138)의 출력(142)은 제 1 판독 상태(셀 상태1)이다. 예를 들어, ICELL이 INORM을 초과하면, 셀 상태1은 ("1" 또는 "0"으로 또한 정의될 수 있는) "상부 상태"이다. ICELL이 INORM보다 작으면, 셀 상태1은 "하부 상태"이다. 따라서 제 1 비교기는 종래 기술과 같이 전형적인 판독 기능을 수행하도록 구성된다.
중요한 특성으로서, 제 2 기준 셀(114) 및 제 2 비교기(138)는 일반적인, 제 1 판독 임계(VNORM)(126)보다 높은 제 2 임계 레벨(VUPPER)(130)에 대하여 선택된 셀(106)을 테스트하기 위한 수단을 제공한다. 제 2 기준 셀(114)의 제어 게이트는 판독 동작 동안 제 2 판독 값(VUPPER)(130)으로 설정된다. 제 2 기준 셀(114)에 의해 생성된 드레인 전류(IUPPER)는 제 2 비교기(146)를 사용하여 선택된 셀(106) 드레인 전류(ICELL)와 비교될 수 있다. 제 2 판독 상태인 셀 상태2는 제 2 비교기(146)의 출력(150)이다. 바람직한 구성에서, 셀 상태2는 ICELL이 IUPPER을 초과하면 "상부 상태"이고, ICELL이 IUPPER보다 작으면 셀 상태2는 "하부 상태"이다. 유사한 형식에서, 제 3 기준 셀(118)과 제 3 비교기(154)가 VNORM(126)의 표준 판독 값보다 낮은 제 3 임계 레벨(VLOWER)(134)에 대하여 선택된 셀을 테스트하기 위한 수단을 제공한다. 제 3 참조 셀(118)의 제어 게이트는 판독 동작 동안 제 3 판독 값(VLOWER)(134)으로 설정된다. 제 3 기준 셀(118)에 의해 생성된 드레인 전류(ILOWER)는 제 3 비교기(154)를 사용하여 선택된 셀(106) 드레인 전류(ICELL)와 비교될 수 있다. 제 3 판독 상태인 셀 상태3은 제 3 비교기(154)의 출력(158)이다. 바람직한 구성에서, 셀 상태3은 ICELL이 ILOWER를 초과할 때 "상부 상태"이며, 셀 상태3은 ICELL이 ILOWER보다 작을 때 "하부 상태"이다.
도 3을 다시 참조하면, 위에서 설명된 비휘발성 메모리 디바이스의 약한 셀들의 상태들을 검출하고 교정하기 위한 바람직한 방법(60)이 이제 설명된다. 방법(60)은 먼저, 단계(65)에서 제 1 판독 상태를 결정하기 위해 제 1 판독 값을 사용하여 선택된 셀들을 판독하는 것을 포함한다. 선택된 셀들은 1 바이트(8 비트) 또는 1 워드(16 비트)와 같은, 셀들의 그룹을 포함할 수 있다. 그러나, 각 셀 또는 비트는 도 4에 도시된 바와 같이 제 1 기준 셀(110)과 비교기(138)를 사용하여 개별적으로 판독된다.
도 3을 다시 참조하면, 단계(70)에서, 선택된 셀들이 제 2 판독 값이 제 1 판독 값보다 큰 제 2 판독 값에서 판독된다. 도 4를 다시 참조하면, 이러한 제 2 판독은 제 2 기준 값(VUPPER)에서 바이어스된 제 2 기준 셀(114)을 사용하는 것과 대응하며, 제 2 비교기(146)를 사용하여 비교된다. 도 3을 다시 참조하면, 중요한 단계로서 단계(75)에서, 제 2 판독 단계가 제 1 판독 단계와 매칭하지 않는 임의의 셀들이 약한, 상부 상태 셀들로서 플래그된다. 도 4의 실시예를 다시 참조하면, 셀 상태2가 선택된 셀(106)에 대하여 셀 상태1과 같지 않다면 셀 상태2(150) 판독과 셀 상태1(142) 판독의 비교가 생성되고, 이후 셀(106)은 "상부" 상태로 프로그램되는 것으로 결과될 수있다. 부가적으로, 셀이 "상부" 상태로만 약하게 프로그램되는 것으로 결과될 수도 있다. 다시 말하면, 제 1 판독 비교기(142)가 셀이 "상부" 상태에 있다는 것을 나타내면, 셀(106)은 더이상 더욱 엄격한 VLOWER임계를 통과하지 않도록 하는 크기로의 방전을 경험한다. 본 발명의 교시들에 따라, 셀(106)은 실패의 위험이 있다. 대안적으로 셀 상태2가 셀 상태1과 동일하면, 셀(106)은 "하부" 상태에 있거나 셀(106)이 강하게 "상부" 상태에 있게 되며, 따라서 실패의 위험이 없다.
도 3을 다시 참조하면, 단계(80)에서 제 1 판독 값보다 작은 제 3 판독 값에서 선택된 셀들이 판독된다. 도 4를 다시 참조하면, 이러한 제 3 판독은 제 3 기준 값(VLOWER)에서 바이어싱된 제 3 기준 셀(118)을 사용한 판독에 대응하고 제 3 비교기(154)를 사용하여 비교된다. 도 3을 다시 참조하면, 중요한 단계로서 단계(85)에서 제 3 판독 상태가 제 1 판독 상태와 매칭하지 않는 임의의 셀들이 약하고, 낮은 상태 셀들로 플래그된다. 도 4의 실시예로 다시 참조하면, 셀 상태3이 선택된 셀(106)에 대하여 셀 상태1과 동일하지 않으면 셀 상태3(158) 판독과 셀 상태1(142) 판독의 비교가 생성되며, 이후 셀(106)이 "하부" 상태로 프로그램되는 것으로 결과될 수 있다. 부가적으로, 셀(106)은 "하부" 상태로만 약하게 프로그램되는 것으로 결과될 수 있다. 다시 말하면, 제 1 판독 비교기(142)가 셀이 "상부" 상태에 있다는 것을 나타내면, 셀(106)은 더이상 더욱 엄격한 VLOWER임계를 통과하지 않도록 하는 크기로의 방전을 경험한다. 본 발명의 교시들에 따라, 셀(106)은 실패의 위험이 있다. 대안적으로 셀 상태3이 셀 상태1과 동일하면, 셀(106)은 "상부" 상태에 있거나 셀(106)이 강하게 "하부" 상태에 있게 되며, 따라서 실패의 위험이 없다.
도 3을 다시 참조하면, 임의의 약한, "상부" 상태 또는 약한, "하부" 상태 셀들이 단계(90)에서 리프레시된다. 즉, 제 1, 제 2, 제 3 판독들은 위에서 설명된 바와 같이 비교를 통해 본 발명의 방법이 비휘발성 어레이의 특정, 약하게 프로그램된 비트 셀들을 검출할 수 있다. 이러한 약하게 프로그램된 셀들은 메모리 시스템으로의 잠재적인 비트 에러들을 표현한다. 메모리 시스템은 이러한 셀들이 강하게 프로그램된 조건으로 "상부" 또는 "하부"로 리턴되는 그들의 존재 상태로 이러한 셀들을 재프로그램하는 것에 의해 응답한다.
도 5 및 도 6을 이제 참조하면, 본 발명의 디바이스들의 제 2 및 제 3 바람직한 실시예들이 도시된다. 이러한 실시예들의 각각은 마이크로프로세서 디바이스를 따라 위에서 설명된 바와 같은 3개의 판독 비교기들을 포함하는 플래시 메모리 디바이스를 도시한다. 도 5를 특히 참조하면, 제 2 실시예가 플래시 메모리(200)와 마이크로프로세서(232)를 도시한다. 플래시 메모리(200)는 비휘발성 메모리 어레이(204)와, 일반 비교기(212), 상부 비교기(208), 및 하부 비교기(216)를 또한 포함하는 판독 섹션을 포함한다. 부가적인 중요한 특성에 따라, 플래시 메모리 출력(224)으로의 특정 판독 채널을 선택하고 제공하기 위한 수단(220)이 도시된다. 마이크로프로세서로부터의 신호(228)는 마이크로프로세서(232)로 입력될 1 바이트(8 비트) 또는 1 워드(16 비트) 기반으로서 데이터 판독 값(224)과 같은 일반, 상부, 하부 임계 데이터 판독들의 임의의 것을 선택하는데 사용된다.
마이크로프로세서 디바이스(232)는 일반적으로 일반 임계 비교기(212)를 사용하여 데이터 판독 채널(224)를 통해 데이터 값을 판독한다. 메모리 어레이(204)의 전체적인 섹션, 또는 블럭은 따라서 마이크로프로세서 디바이스(232)로 전달되고 이후 RAM과 같은 2차 메모리 구조에 저장될 것이다. 다음, 마이크로프로세서 디바이스(232)는 데이터 판독을 위하여 비교기 제어 신호(228)가 상부 기준 비교기 또는 하부 기준 비교기를 선택하는 테스트 모드로 들어갈 수 있다. 예를 들어, 메모리 어레이(204)의 섹션은 상부 임계 기준 비교기(208)를 사용하여 판독될 수 있다. 마이크로프로세서 디바이스는 이후 상부 임계 데이터 판독들을 RAM에 저장된 일반 임계 데이터 판독들과 비교한다. 마이크로프로세서 디바이스(232)는 이후 일반 및 상부 임계 판독들이 리프레시되어야 하는 "약한" 비트로서 동의하지 않는 임의의 비트를 플래그할 수 있다. 마이크로프로세서 디바이스(232)는 이후 데이터 기록 라인(226)을 통해 이러한 위치들을 기록하는 것에 의해 이러한 비트 위치들을 리프레시할 수 있다.
유사하게, 마이크로프로세서 디바이스(232)는 비교기 제어 신호(228)가 하부 기준 비교기인 하부 REF(216)를 선택하는 테스트 모드로 들어갈 수 있다. 마이크로프로세서 디바이스는 이후 하부 임계 데이터 판독들을 RAM에 저장된 일반 임계 데이터 판독들과 비교할 수 있다. 마이크로프로세서 디바이스(232)는 이후 일반 및 상부 임계 판독들이 리프레시되어야 하는 "약한" 비트로서 동의하지 않는 임의의 비트를 플래그할 수 있다. 마이크로프로세서 디바이스(232)는 이후 데이터 기록 라인(226)을 통해 이러한 위치들을 기록하는 것에 의해 이러한 비트 위치들을 리프레시할 수 있다.
도 6을 다시 참조하면, 본 발명의 디바이스의 제 3 바람직한 실시예가 도시된다. 이러한 실시예에서, 플래시 메모리 디바이스(300)는 메모리 어레이(304)와, 일반 임계 비교기(312), 상부 임계 비교기(308), 및 하부 임계 비교기(316)를 또한 포함하는 판독 수단을 포함한다. 이러한 실시예에서, 임계 비교기들(308,312, 및 316)의 각각은 상부 판독(320), 일반 판독(324), 및 하부 판독(328) 버스들을 통한 모든 판독 동작의 플래시 메모리 디바이스(300)로부터의 출력이다. 따라서, 마이크로프로세서 디바이스(332)를 위해 지속적으로 "약한" 데이터 비트들에 대한 들어오는 판독 데이터를 모니터링하는 것이 가능하다. 바람직한 접근으로서, 상부 판독(320), 일반 판독(324), 및 하부 판독(328) 라인들 상의 들어오는 데이터 바이트/워드의 모든 비트는 다음의 표 1에 도시된 바와 같은 약한 비트들을 검출하고 교정하기 위한 투표 스킴을 사용하여 마이크로프로세서 디바이스(332)에 의해 필터링된다. 데이터 비트들은 "약한" 것으로 검출되고, 이후 이러한 비트들은 데이터 기록 버스(326)를 사용하여 마이크로프로세서 디바이스(332)에 의해 리프레시된다.
상부 임계 일반 임계 하부 임계 투표 값
낮음 낮음 낮음 낮음
낮음 낮음 높음 낮음, 리프레시 필요
낮음 높음 높음 높음, 리프레시 필요
높음 높음 높음 높음
도 1. 약한 비트들의 검출 및 교정을 위한 투표 스킴.
도 7을 이제 참조하면, 본 발명의 제 4 실시예가 도시된다. 앞선 실시예들에서, 비휘발성 메모리 셀들은 '0' 또는 '1'의 2진 레벨들로 프로그램된다. 본 발명은 다중 레벨들로 프로그램가능한 비휘발성 메모리들로 확장될 수 있다. 예를 들어, 셀은 임의의 3개 레벨들로 프로그램될 수 있다. 이러한 경우에, 셀은 값들 0,1, 또는 2가 될 수 있다. 아이디어의 다른 범위가 도 7에 도시된다. 여기서 선택된 셀(404)이 임의의 4 레벨들(0,1,2, 또는 3)로 프로그램될 수 있다. 이러한 셀(404)을 판독하기 위해, 3개의 비교기들 CN1(467), CN2(464), 및 CN3(461)이 필요하다. 약하게 프로그램된 셀의 새로운 검출 및 교정을 수행하기 위해 6개의 부가적인 비교기들 CL1(468), CU1(466), CL2(465), CU2(463), CL3(462), 및 CU3(460)이 필요하다.
선택된 셀(404)은 셀 전류(ICELL)를 생성하기 위해 워드라인 신호 WL(408)에 의해 바이어스된다. 기준 전류들은 9개의 기준 셀들 REF1-REF9(450-458)에서 생성된다. 각 기준 셀은 도시된 바와 같이 특정 게이트 바이어스로 바이어스된다. 특히, 레벨1 바이어스(VLEVEL1)(440)는 ILEVEL1전류를 생성시키기 위해 사용된다. ILEVEL1은 레벨1 CN1(467)에 대한 일반 레벨 비교기에 의해 ICELL과 비교된다. 셀 상태 레벨1 신호는 레벨1 상태와, 제 1 실시예에서 설명된 제 1 판독에 대응한다. 레벨1 상태의 상부 마진은 레벨1 CU1(466)에 대한 상부 비교기를 사용하여 측정된다. 레벨1 VUPPER1(436)에 대한 상부 기준은 IUPPER1을 생성하기 위해 REF7셀을 바이어스한다. IUPPER1은 신호 셀 상태 레벨1 상부 마진(476)에 대응하고 제 1 실시예의 제 2 판독에 또한 대응하는 레벨1 상부 마진을 측정하는데 사용된다. 제 1 실시예의 제 3 판독은 셀 상태 레벨1 하부 마진(478)에 대응한다. VLOWER1신호(446)는 REF9(458)의 ILOWER1전류를 생성하기 위해 사용된다.
레벨들 1, 2, 및 3은 각각 상태 검출 및 약한 프로그래밍 상태 검출을 수행하기 위해 세개의 비교기들을 필요로 한다. 레벨1은 CL1(468), CN1(467), 및 CU1(466)을 사용한다. 레벨2는 셀 상태 레벨2 하부 마진(475), 셀 상태 레벨2 (474), 및 셀 상태 레벨2 상부 마진(473)을 생성하기 위해 CL2(465), CN2(464), 및 CU2(463)를 사용한다. 레벨3은 셀 상태 레벨3 하부 마진(472), 셀 상태 레벨3 (471), 및 셀 상태 레벨3 상부 마진(470)을 생성하기 위해 CL3(462), CN3(461), 및 CU3(460)을 사용한다. 레벨0은 부가적인 비교기들을 필요로 하지 않는다. 일반적으로, 프로그램가능한 셀은 '0' 레벨을 제외하고 각각의 프로그래밍 레벨에 대해 3개의 비교기들을 필요로 한다. 보다 일반적으로, n-레벨 셀에 대하여 3 x (n-1)개의 비교기들이 필요하다.
본 발명의 장점들이 이제 요약된다. 효율적이고 매우 생산적인 집적 회로 디바이스가 이루어진다. 비휘발성 메모리 디바이스의 약한 셀 상태들을 검출하고 교정하기 위한 방법이 이루어진다. 비트 에러들이 비휘발성 메모리 디바이스에서 방지된다. 비휘발성 메모리 디바이스에서 메모리 셀들을 선택적으로 리프레시하기 위한 효율적인 방법이 이루어진다. 비휘발성 메모리 디바이스들에서 지속적으로 약한 셀 상태들을 검출하기 위한 방법이 이루어진다. 본 발명은 다중 레벨 메모리 디바이스들로 확장가능하다. 약한 셀 상태들을 검출할 수 있는 비휘발성 메모리 디바이스가 이루어진다.
바람직한 실시예들에 도시된 바와 같이, 본 발명의 새로운 방법 및 디바이스들은 종래와 달리 효율적이고 생산적인 방법 및 디바이스를 제공한다.
본 발명이 그의 바람직한 실시예들을 참조로 특별히 도시되고 설명되었지만, 당업자는 본 발명의 정신과 범위를 벗어남이 없이 다양한 형태들과 상세한 설명들의 변화들이 생성될 수 있다는 것이 이해될 것이다.

Claims (30)

  1. 비휘발성 메모리 디바이스의 약하게 프로그램된 셀을 검출하고 교정하기 위한 방법에 있어서:
    복수의 비휘발성 메모리 셀들을 제공하는 단계와;
    선택된 셀의 성능과 기준 셀의 성능을 비교하는 것에 의해 상기 선택된 셀을 판독하는 수단을 제공하는 단계로서, 상기 선택된 셀의 판독 상태는 상기 선택된 셀이 상기 기준 셀을 초과할 때 높고, 상기 선택된 셀의 상기 판독 상태는 상기 선택된 셀이 상기 기준 셀을 초과할 때 낮은, 상기 제공 단계와;
    제 1 값으로 바이어스된 상기 기준 셀을 갖는 상기 선택된 셀을 판독하는 것에 의해 제 1 판독 상태를 얻는 단계와;
    상기 제 1 값보다 큰 제 2 값으로 바이어스된 상기 기준 셀을 갖는 상기 선택된 셀을 판독하는 것에 의해 제 2 판독 상태를 얻는 단계와;
    상기 제 1 및 제 2 판독 상태들이 매칭하지 않을 때 상기 선택된 셀을 약하게 프로그램된, 높은 것으로 플래그하는 단계와;
    상기 제 1 값보다 작은 제 3 값으로 바이어스된 상기 기준 셀을 갖는 상기 선택된 셀을 판독하는 것에 의해 제 3 판독 상태를 얻는 단계와;
    상기 제 1 및 제 3 판독 상태들이 매칭하지 않을 때 상기 선택된 셀을 약하게 프로그램된, 낮은 것으로 플래그하는 단계와;
    상기 선택된 셀이 약하게 프로그램되었을 때 상기 선택된 셀을 리프레시하는단계를 포함하는, 방법.
  2. 제 1 항에 있어서, 제 1 판독 상태를 얻는 상기 단계는 항상 수행되며 모든 다른 상기 단계들은 테스트 모드에서만 수행되는, 방법.
  3. 제 2 항에 있어서, 상기 테스트 모드는 마이크로프로세서 디바이스에 의해 제어되는, 방법.
  4. 제 1 항에 있어서, 상기 제 1 및 제 2 판독 상태들이 매칭하지 않을 때 상기 선택된 셀을 약하게 프로그램된, 높은 것으로 플래그하는 상기 단계와, 상기 제 1 및 제 3 판독 상태들이 매칭하지 않을 때 상기 선택된 셀을 약하게 프로그램된, 낮은 것으로 플래그하는 상기 단계는 마이크로프로세서 디바이스에 의해 수행되는, 방법.
  5. 제 1 항에 있어서, 상기 비휘발성 메모리 셀들은 각각 두 메모리 상태들보다 많이 저장할 수 있으며, 제 1, 제 2, 및 제 3 판독 상태들을 얻는 상기 단계와, 상기 선택된 셀을 약하게 프로그램된, 높은 것으로 플래그하는 상기 단계 및 상기 선택된 셀을 약하게 프로그램된, 낮은 것으로 플래그하는 상기 단계는 두 개보다 많은 각각의 상기 메모리 상태에 대해 수행되는, 방법.
  6. 제 1 항에 있어서, 상기 단계 또는 제 2 판독 상태를 얻는 단계 전에 개별적인 메모리 디바이스의 상기 선택된 셀의 상기 제 1 판독 상태를 저장하는 단계를 더 포함하는, 방법.
  7. 제 1 항에 있어서, 상기 제 1, 제 2, 및 제 3 판독 상태들의 다수결 투표(majority vote)에 의해 상기 선택된 셀의 필터링된 판독 상태를 결정하는 단계를 더 포함하는, 방법.
  8. 제 7 항에 있어서, 상기 제 1, 제 2, 및 제 3 판독 상태들의 다수결 투표에 의해 상기 선택된 셀의 필터링된 판독 상태를 결정하는 상기 단계는 마이크로프로세서 디바이스에 의해 수행되는, 방법.
  9. 제 7 항에 있어서, 상기 비휘발성 메모리 셀들은 각각 두 메모리 상태들보다 많이 저장할 수 있으며, 필터링된 판독 상태를 결정하는 상기 단계는 두 개보다 많은 각각의 상기 메모리 상태에 대해 반복되는, 방법.
  10. 제 1 항에 있어서, 선택된 셀을 판독하기 위한 상기 단계는:
    상기 제 1 값으로 설정된 게이트를 갖는 제 1 상기 기준 셀과;
    상기 기준 셀과 상기 선택된 셀에 결합된 제 1 비교기로서, 상기 제 1 판독 상태는 상기 제 1 비교기의 상기 출력인, 상기 제 1 비교기와;
    상기 제 2 값으로 설정된 상기 게이트를 갖는 제 2 상기 기준 셀과;
    상기 기준 셀과 상기 선택된 셀에 결합된 제 2 비교기로서, 상기 제 2 판독 상태는 상기 제 2 비교기의 상기 출력인, 상기 제 2 비교기와;
    상기 제 3 값으로 설정된 상기 게이트를 갖는 제 3 상기 기준 셀과;
    상기 기준 셀과 상기 선택된 셀에 결합된 제 3 비교기로서, 상기 제 3 판독 상태는 상기 제 3 비교기의 상기 출력인, 상기 제 3 비교기를 포함하는 회로에 의한 것인, 방법.
  11. 제 1 항에 있어서, 상기 제 1, 제 2, 및 제 3 판독 상태들은 마이크로프로세서 디바이스로부터의 신호에 기초한 판독 동작동안 상기 비휘발성 메모리 디바이스로부터 상기 마이크로프로세서 디바이스로 선택적으로 출력되는, 방법.
  12. 제 1 항에 있어서, 상기 제 1, 제 2, 및 제 3 판독 상태들은 판독 동작 동안 상기 비휘발성 메모리 디바이스로부터 마이크로프로세서 디바이스로 항상 출력되는, 방법.
  13. 비휘발성 메모리 디바이스에 있어서:
    복수의 비휘발성 메모리 셀들과;
    선택된 셀과 기준 셀의 성능들을 비교하는 것에 의해 상기 선택된 셀의 판독 상태를 결정하는 수단으로서, 상기 기준 셀은 판독 값으로 바이어스된 게이트를 갖고, 상기 선택된 셀의 판독 상태는 상기 선택된 셀이 상기 기준 셀을 초과할 때 높고, 상기 선택된 셀의 상기 판독 상태는 상기 선택된 셀이 상기 기준 셀을 초과할 때 낮은, 상기 결정 수단을 포함하며, 또한:
    상기 제 1 값으로 설정된 상기 게이트를 갖는 제 1 상기 기준 셀과;
    상기 기준 셀과 상기 선택된 셀에 결합된 제 1 비교기로서, 상기 제 1 판독 상태는 상기 제 1 비교기의 상기 출력인, 상기 제 1 비교기와;
    상기 제 2 값으로 설정된 상기 게이트를 갖는 제 2 상기 기준 셀과;
    상기 기준 셀과 상기 선택된 셀에 결합된 제 2 비교기로서, 상기 제 2 판독 상태는 상기 제 2 비교기의 상기 출력인, 상기 제 2 비교기와;
    상기 제 3 값으로 설정된 상기 게이트를 갖는 제 3 상기 기준 셀과;
    상기 기준 셀과 상기 선택된 셀에 결합된 제 3 비교기로서, 상기 제 3 판독 상태는 상기 제 3 비교기의 상기 출력인, 상기 제 3 비교기를 포함하는, 비휘발성 메모리 디바이스.
  14. 제 13 항에 있어서, 상기 비휘발성 메모리 셀들은 각각 두 메모리 상태들 보다 많이 저장할 수 있으며, 판독 상태를 결정하기 위한 부가적인 상기 단계는 두 개보다 많은 각각의 상기 메모리 상태에 대해 포함되는, 비휘발성 메모리 디바이스.
  15. 제 13 항에 있어서, 상기 제 1, 제 2, 및 제 3 판독 상태들을 마이크로프로세서 디바이스로부터의 외부 신호에 기초한 판독 동작동안 상기 비휘발성 메모리 디바이스로부터 상기 마이크로프로세서 디바이스로 선택적으로 출력하기 위한 수단을 더 포함하는, 비휘발성 메모리 디바이스.
  16. 제 13 항에 있어서, 상기 제 1, 제 2, 및 제 3 판독 상태들은 판독 동작 동안 상기 비휘발성 메모리 디바이스로부터 마이크로프로세서 디바이스로 항상 출력되는, 비휘발성 메모리 디바이스.
  17. 제 13 항에 있어서, 마이크로프로세서 디바이스를 더 포함하는, 비휘발성 메모리 디바이스.
  18. 제 17 항에 있어서, 상기 마이크로프로세서 디바이스는 임의의 상기 셀들을 플래그할 수 있으며, 상기 제 2 판독 상태는 약하게 프로그램된 높은 판독 상태로서 상기 제 1 판독 상태와 매칭하지 않는, 비휘발성 메모리 디바이스.
  19. 제 17 항에 있어서, 상기 마이크로프로세서 디바이스는 임의의 상기 셀들을 플래그할 수 있으며, 상기 제 3 판독 상태는 약하게 프로그램된 낮은 판독 상태로서 상기 제 1 판독 상태와 매칭하지 않는, 비휘발성 메모리 디바이스.
  20. 제 17 항에 있어서, 상기 마이크로프로세서 디바이스는 개별적인 메모리 디바이스의 상기 셀들의 상기 제 1 판독 상태들을 저장할 수 있는, 비휘발성 메모리 디바이스.
  21. 제 17 항에 있어서, 상기 마이크로프로세서 디바이스는 상기 제 1, 제 2, 및 제 3 판독 상태들의 다수결 투표에 의해 임의의 상기 선택된 셀의 필터링된 판독 상태를 결정할 수 있는, 비휘발성 메모리 디바이스.
  22. 제 21 항에 있어서, 상기 비휘발성 메모리 셀들은 각각 두 메모리 상태들보다 많이 저장할 수 있으며, 부가적인 상기 다수결 투표는 두 개보다 많은 각각의 상기 메모리 상태들에 대해 수행되는, 비휘발성 메모리 디바이스.
  23. 비휘발성 메모리 디바이스를 포함하는 회로 디바이스에 있어서:
    상기 비휘발성 메모리 디바이스는 또한:
    복수의 비휘발성 메모리 셀들과;
    선택된 셀과 기준 셀의 성능들을 비교하는 것에 의해 상기 선택된 셀의 판독 상태를 결정하는 수단으로서, 상기 기준 셀은 판독 값으로 바이어스된 게이트를 갖고, 상기 선택된 셀의 판독 상태는 상기 선택된 셀이 상기 기준 셀을 초과할 때 높고, 상기 선택된 셀의 상기 판독 상태는 상기 선택된 셀이 상기 기준을 초과할 때 낮은, 상기 결정 수단을 포함하며, 또한:
    상기 제 1 값으로 설정된 상기 게이트를 갖는 제 1 상기 기준 셀과;
    상기 기준 셀과 상기 선택된 셀에 결합된 제 1 비교기로서, 상기 제 1 판독 상태는 상기 제 1 비교기의 상기 출력인, 상기 제 1 비교기와;
    상기 제 2 값으로 설정된 상기 게이트를 갖는 제 2 상기 기준 셀과;
    상기 기준 셀과 상기 선택된 셀에 결합된 제 2 비교기로서, 상기 제 2 판독 상태는 상기 제 2 비교기의 상기 출력인, 상기 제 2 비교기와;
    상기 제 3 값으로 설정된 상기 게이트를 갖는 제 3 상기 기준 셀과;
    상기 기준 셀과 상기 선택된 셀에 결합된 제 3 비교기로서, 상기 제 3 판독 상태는 상기 제 3 비교기의 상기 출력인, 상기 제 3 비교기를 포함하고;
    임의의 상기 선택된 셀을 플래그할 수 있는 마이크로프로세서 디바이스로서, 상기 제 2 판독 상태는 약하게 프로그램된 높은 판독 상태로서 상기 제 1 판독 상태와 매칭하지 않고, 임의의 상기 선택된 셀을 플래그할 수 있는 마이크로프로세서 디바이스로서, 상기 제 3 판독 상태는 약하게 프로그램된 낮은 판독 상태로서 상기 제 1 판독 상태와 매칭하지 않는, 상기 마이크로프로세서 디바이스를 포함하는, 회로 디바이스.
  24. 제 23 항에 있어서, 상기 비휘발성 메모리 셀들은 각각 두 메모리 상태들보다 많이 저장할 수 있으며, 판독 상태를 결정하기 위한 부가적인 상기 수단은 두 개보다 많은 각각의 상기 메모리 상태에 대해 포함되는, 회로 디바이스.
  25. 제 23 항에 있어서, 상기 제 1, 제 2, 및 제 3 판독 상태들은 상기 마이크로프로세서 디바이스로부터의 신호에 기초한 판독 동작동안 상기 비휘발성 메모리 디바이스로부터 마이크로프로세서 디바이스로 선택적으로 출력하기 위한 수단을 더 포함하는, 회로 디바이스.
  26. 제 23 항에 있어서, 상기 제 1, 제 2, 및 제 3 판독 상태들은 판독 동작 동안 상기 비휘발성 메모리 디바이스로부터 상기 마이크로프로세서 디바이스로 항상 출력되는, 회로 디바이스.
  27. 제 23 항에 있어서, 상기 마이크로프로세서 디바이스에 결합된 개별적인 메모리 디바이스를 더 포함하는, 회로 디바이스.
  28. 제 23 항에 있어서, 상기 마이크로프로세서 디바이스는 상기 개별적인 메모리 디바이스에 저장된 데이터를 갖는 상기 제 2 및 제 3 판독 상태들을 비교할 수 있는, 회로 디바이스.
  29. 제 23 항에 있어서, 상기 마이크로프로세서 디바이스는 상기 제 1, 제 2, 및 제 3 판독 상태들의 다수결 투표에 의해 임의의 상기 선택된 셀의 필터링된 판독 상태를 결정할 수 있는, 회로 디바이스.
  30. 제 21 항에 있어서, 상기 비휘발성 메모리 셀들은 각각 두 메모리 상태들보다 많이 저장할 수 있으며, 부가적인 상기 다수결 투표는 두 개보다 많은 각각의 상기 메모리 상태들에 대해 수행되는, 회로 디바이스.
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