KR20040089293A - Chip Stack Package - Google Patents

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Abstract

PURPOSE: A chip stack package is provided to reduce manufacturing processes and fabrication cost by simplifying a wire bonding process using an improved stacking process. CONSTITUTION: A chip stack package includes a substrate, and the first semiconductor chip, and the second semiconductor chip. The substrate(400) includes a circuit pattern on one side and solder balls(450) on the other side. The first semiconductor chip(410) is mounted on the substrate. The second semiconductor chip(420) is stacked on the first semiconductor chip. At this time, the second semiconductor chip crosses the first semiconductor chip. The first and second wire bonding processes are simultaneously performed for the first and second semiconductor chips.

Description

칩 스택 패키지{Chip Stack Package}Chip Stack Package

본 발명은 반도체 패키지에 관한 것으로서, 보다 상세하게는 반도체 칩과 칩을 차례로 스택할 때 방향을 수직으로 교차시켜 스택하는 칩 스택 패키지에 관한 것이다.BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a semiconductor package, and more particularly, to a chip stack package in which semiconductor chips and chips are stacked in a vertical direction when stacked.

전기/전자 제품의 고성능화가 진행됨에 따라 한정된 크기의 기판에 더 많은 수의 패키지를 실장하기 위한 많은 기술들이 제안 및 연구되고 있다. 그런데, 패키지는 하나의 반도체 칩이 탑재되는 것을 기본으로 하기 때문에 소망하는 용량을 얻는데 한계가 있다.As the performance of electrical / electronic products is advanced, many technologies for mounting a larger number of packages on a limited size substrate have been proposed and studied. By the way, since a package is based on which one semiconductor chip is mounted, there is a limit in obtaining desired capacity.

여기서, 메모리 칩의 용량 증대, 즉, 고집적화를 이룰 수 있는 방법으로는 한정된 공간내에 보다 많은 수의 셀을 제조해 넣는 기술이 일반적으로 알려져 있다. 그런데, 이와 같은 방법은 정밀한 미세 선폭을 요구하는 등, 고난이도의 공정기술과 많은 개발 시간을 필요로 한다. 따라서, 보다 용이하게 고집적화를 이룰 수 있는 방법으로서 스택킹(stacking)기술이 개발되었고, 현재 이에 대한 연구가 활발히 진행되고 있다.Here, as a method of increasing the capacity of the memory chip, that is, high integration, a technique of manufacturing a larger number of cells in a limited space is generally known. However, such a method requires a high level of process technology and a lot of development time, such as requiring a precise fine line width. Therefore, a stacking technology has been developed as a method of achieving high integration more easily, and researches on this are being actively conducted.

반도체 업계에서 말하는 스택킹이란, 적어도 2개이상의 반도체 칩을 스택하여 메모리 용량을 배가시키는 기술이다. 이러한 스택킹 기술에 의하면, 2개의 128M DRAM급 칩을 스택하여 256M DRAM급으로 구성할 수 있으며, 이에 따라, 실장밀도및 실장 면적 사용의 효율성을 높일 수 있다.Stacking in the semiconductor industry is a technique of stacking at least two or more semiconductor chips to double the memory capacity. According to this stacking technology, two 128M DRAM chips can be stacked to be 256M DRAM, thereby increasing the mounting density and the efficiency of using the mounting area.

현재 개발중인 칩 스택 패키지로서는 회로패턴을 구비한 전형적인 기판상에 두개의 센터패드 칩들을 한개는 패드 형성면이 아래를 향하도록, 그리고, 다른하나는 패드 형성면이 위를 향하도록 부착하여 제작한 것과, 두 개의 에지패드 칩들을 스페이서를 사용해서 스택하여 제작한 것을 들 수 있다The chip stack package currently being developed is fabricated by attaching two center pad chips on a typical substrate with a circuit pattern, with one pad side facing down and the other facing up. And two edge pad chips stacked using spacers.

도 1은 종래의 칩 스택 패키지를 도시한 단면도이다.1 is a cross-sectional view showing a conventional chip stack package.

도시된 바와 같이, 기판(2)의 일면에 반도체 칩(4)이 실장되고, 상기기판(2)에 외부 접속단자로서 솔더 볼(6)이 형성된 구조를 갖는다.As illustrated, the semiconductor chip 4 is mounted on one surface of the substrate 2, and the solder ball 6 is formed on the substrate 2 as an external connection terminal.

상기 기판(2)은 반도체 칩(4)이 부착되는 기판의 칩 실장영역에 볼 랜드패드(미도시)가 형성되고 그 외측에 기판 접합패드(미도시)가 형성된다. 기판 접합패드와 반도체 칩(4)의 칩 패드는 본딩 와이어(8)로 와이어 본딩되고 기판 접합패드와 볼 랜드패드가 회로배선으로 연결되어 반도체 칩(4)과 솔더볼(6)은 전기적으로 상호 연결된다. 기판 상부의 전기적 연결 부분들은 봉지공정(10)을 통해 외부 환경으로 부터 보호되고 있다.In the substrate 2, a ball land pad (not shown) is formed in a chip mounting area of the substrate to which the semiconductor chip 4 is attached, and a substrate bonding pad (not shown) is formed outside the substrate 2. The chip bonding pad and the chip pad of the semiconductor chip 4 are wire-bonded by the bonding wire 8, and the substrate bonding pad and the ball land pad are connected by circuit wiring so that the semiconductor chip 4 and the solder ball 6 are electrically interconnected. do. Electrically connected portions of the upper substrate are protected from the external environment through the encapsulation process 10.

그러나 BGA패키지 형성과정에서 복수의 반도체 칩을 차례로 쌓아 올리는 경우, 칩과 칩사이에 일정한 공간을 확보하기 위해서 스페이서라고 하는 강도가 큰 물질이 함유된 에폭시(epoxy)를 사용하여 칩과 칩을 접착하거나 칩과 칩사이에 더미 칩(dummy chip)을 넣어서 구현하는 방법을 사용하였다.However, when stacking a plurality of semiconductor chips in sequence in the process of forming a BGA package, in order to secure a certain space between the chips and chips, the chips and the chips are bonded using epoxy containing a high strength material called a spacer or The dummy chip was inserted between the chip and the chip.

도 2a 내지 도 2b는 종래의 FBGA패키지의 칩 스택 과정중 공간확보를 위한 여러 방법을 도시한 단면도이다.2A to 2B are cross-sectional views illustrating various methods for securing space during a chip stack process of a conventional FBGA package.

도시된 바와 같이, 도 2a는 스페이서(5)를 칩과 칩사이에 형성한 경우이고, 도 2b는 더미 칩(7)을 형성한 경우를 나타낸다.As shown, FIG. 2A shows a case where a spacer 5 is formed between a chip and a chip, and FIG. 2B shows a case where a dummy chip 7 is formed.

그러나 상기와 같이 스페이서(5) 또는 더미 칩(7)을 사용하여 칩 스택을 하는 경우는 공정과정이 늘어나면서 작업성도 떨어지고 원가가 상승하여 신뢰성 측면에서 취약한 구조를 갖고 있다.However, in the case of stacking chips using the spacer 5 or the dummy chip 7, as described above, the workability decreases and the cost increases due to an increase in the processing process, thereby having a weak structure in terms of reliability.

이에 본 발명은 상기 종래 기술의 제반 문제점을 해결하기 위하여 안출한 것으로서, 칩과 칩을 스택할 때 하부칩과 상부칩을 수직으로 교차되도록 형성함으로써Accordingly, the present invention has been made to solve the above problems of the prior art, by forming the lower chip and the upper chip to cross vertically when stacking the chip and the chip

동일한 칩을 스택할때 와이어 본딩높이의 공간을 확보할 수 있는 칩 스택 패키지를 제공함에 그 목적이 있다.The purpose is to provide a chip stack package that can secure the space of the wire bonding height when stacking the same chip.

도 1은 종래의 스택 패키지 방법과 칩 스택한 경우를 도시한 단면도.1 is a cross-sectional view showing a conventional stack package method and a chip stack case.

도 2a 내지 도 2b는 종래의 FBGA패키지의 칩 스택 과정중 공간확보를 위한 방법을 도시한 단면도.2A through 2B are cross-sectional views illustrating a method for securing space during a chip stack process of a conventional FBGA package.

도 3은 기존의 칩 스택 패키지를 나타낸 단면도.3 is a cross-sectional view showing a conventional chip stack package.

도 4는 본 발명에 따른 칩 스택 팩키지를 나타낸 단면도.4 is a cross-sectional view showing a chip stack package according to the present invention.

도 5는 종래의 칩 패드 형태를 나타낸 평면도.Figure 5 is a plan view showing a conventional chip pad form.

도 6은 본 발명의 칩 패드구조를 도시한 평면도.6 is a plan view showing a chip pad structure of the present invention.

도 7a내지 도 7b는 본 발명에 따라 칩 스택 패키지 공정을 실시한 평면도와 단면도.7A-7B are plan and cross-sectional views of a chip stack package process in accordance with the present invention.

도 8은 본 발명에 따라 복수의 칩을 스택하였을 경우를 나타낸 단면도.8 is a cross-sectional view showing a case where a plurality of chips are stacked in accordance with the present invention.

상기 목적을 달성하기 위한 본 발명에 따른 칩 스택 패키지는, 한쪽면에 회로패턴을 구비하고 그 반대면에 솔더볼을 구비한 반도체 기판상에 복수의 반도체 칩이 탑재된 칩 스택 패키지로서, 상기 복수의 반도체 칩을 스택시 수직으로 교차되는 형태로 스택을 하며, 상기 반도체 칩과 기판을 전기적으로 연결시키는 복수의 금속와이어는 각각 반도체 칩의 에지 패드 형으로 가장자리에 연결되어 기판과 와이어 본딩되는 것을 특징으로 한다.A chip stack package according to the present invention for achieving the above object is a chip stack package having a plurality of semiconductor chips mounted on a semiconductor substrate provided with a circuit pattern on one side and a solder ball on the opposite side, Stacking a semiconductor chip in a vertical cross shape when stacked, and a plurality of metal wires electrically connecting the semiconductor chip and the substrate is connected to the edge of the edge chip of the semiconductor chip, respectively, and wire bonded to the substrate do.

(실시예)(Example)

이하, 첨부도면을 참조하여 본 발명의 실시예를 상세하게 설명하도록 한다.Hereinafter, embodiments of the present invention will be described in detail with reference to the accompanying drawings.

도 3은 기존의 칩 스택 패키지를 나타낸 단면도이다.3 is a cross-sectional view illustrating a conventional chip stack package.

도시된 바와 같이, 기판(300)상에 칩(310)과 칩(320)을 차례로 스택시 같은 방향으로 스택을 하였다.As illustrated, when the chip 310 and the chip 320 are stacked on the substrate 300 in the same direction.

이로 인해 와이어 본딩시 와이어(340)가 겹치게 되어 본딩 높이에 제한이 생기고 공정상에 어려움이 생기게 된다. 여기서 (350)은 솔더볼을 나타낸다.This causes wire 340 to overlap during wire bonding, resulting in limitations in bonding height and difficulty in processing. Where 350 represents a solder ball.

도 4는 본 발명에 따른 칩 스택 팩키지를 나타낸 단면도이다.4 is a cross-sectional view showing a chip stack package according to the present invention.

도시된 바와 같이, 본 발명의 칩 스택 팩키지는 회로패턴을 구비한기판(400)상에 칩 패드가 형성된 반도체 칩(410,420)을 실장한 구조이다.As illustrated, the chip stack package of the present invention is a structure in which semiconductor chips 410 and 420 having chip pads are mounted on a substrate 400 having a circuit pattern.

상기 기판(400)에 실장된 제 1반도체 칩(410)은 칩 패드가 형성된 활성면이 위를 향하도록 하며, 반대면은 기판(400)상에 접착제로 부착된다. 이때 사용되는 접착제로 에폭시가 사용될 수 있다. 또한 반도체 칩 상에 형성된 칩 패드는 칩의 가장자리에 형성되는 에지패드형으로 형성하여 본딩와이어(430)의 길이를 짧게 구성한다.The first semiconductor chip 410 mounted on the substrate 400 faces the active surface on which the chip pad is formed, and the opposite surface is attached to the substrate 400 with an adhesive. Epoxy may be used as the adhesive used at this time. In addition, the chip pad formed on the semiconductor chip has an edge pad type formed at the edge of the chip to shorten the length of the bonding wire 430.

상기 제 1반도체 칩(410)과 기판은 칩에 부착된 칩 패드와 기판(400)상에 형성된 전극단자를 통해 와이어(430) 본딩됨으로써 전기적으로 상호연결된다.The first semiconductor chip 410 and the substrate are electrically interconnected by bonding the wire 430 through the chip pad attached to the chip and the electrode terminal formed on the substrate 400.

다음으로 상기 제 1반도체 칩(410)상에 제 2 반도체 칩(420)을 스택한다. 스택시 제 1반도체 칩(410)과 제 2반도체 칩(420)은 수직으로 교차되도록 한다. 이때 사용되는 접착제로 에폭시(440)를 사용하며, 제 2반도체 칩(420)을 기판과 전기적으로 결합시키기 위한 와이어(434) 본딩역시 제 1반도체 칩(410)에 연결된 와이어(432)와 겹치지 않는 구조로, 교차 형성된 칩의 가장자리에 본딩 와이어를 한다.Next, a second semiconductor chip 420 is stacked on the first semiconductor chip 410. When stacked, the first semiconductor chip 410 and the second semiconductor chip 420 are vertically intersected. At this time, the adhesive used is epoxy 440, and the bonding of the wire 434 for electrically coupling the second semiconductor chip 420 to the substrate also does not overlap with the wire 432 connected to the first semiconductor chip 410. With the structure, a bonding wire is applied to the edge of the cross formed chip.

상기 실시예에서는 2개의 반도체 칩을 실장한 구조로 설명하였으나, 2개 이상의 칩을 실장할 경우에도 교차시켜 형성하는 것이 가능하며 이를 통해 공정을 단순화 시킬수 있다.In the above embodiment, a structure in which two semiconductor chips are mounted is described. However, when two or more chips are mounted, they may be formed to cross each other, thereby simplifying the process.

여기서 개개의 칩을 설계할 때 미리 칩의 패드위치를 에지패드형으로 양쪽끝으로 구성하고 칩의 형태가 직사각형이 되도록 형성한다.Here, when designing individual chips, the pad positions of the chips are formed in the edge pads at both ends in advance, and the chips are formed in a rectangular shape.

도 5는 종래의 칩 패드 형태를 나타낸 평면도이며, 도 6은 본 발명에서 이용되는 칩 패드를 나타낸 평면도이다.5 is a plan view showing a conventional chip pad shape, Figure 6 is a plan view showing a chip pad used in the present invention.

도 5에 도시된 바와 같이 종래에는 칩 패드(510)를 형성시 칩(500)의 가장자리에 전부 형성하거나, 센터 패드형으로 칩 패드(510a)를 가운데에 설계하였다. 그러나 도 6에 도시된 바와 같이, 본 발명은 반도체 칩(600)이 수직으로 형성될 때 와이어 본딩이 겹치지 않게 형성하기 위해 칩 패드(610)를 한쪽 가장자리에만 형성하였다.As shown in FIG. 5, the chip pad 510 is formed at the edge of the chip 500 when the chip pad 510 is formed, or the chip pad 510a is designed in the center in a center pad shape. However, as shown in FIG. 6, in the present invention, the chip pad 610 is formed only at one edge in order to form wire bonds not overlapped when the semiconductor chip 600 is vertically formed.

도 7a내지 도 7b는 본 발명에 따라 칩 스택 패키지 공정을 실시한 평면도와 단면도이다.7A-7B are plan and cross-sectional views of a chip stack package process in accordance with the present invention.

도시된 바와 같이 칩(710)과 칩(720)에 형성된 와이어(730)가 겹치지 않게 부착되어 와이어 본딩과정을 한꺼번에 할 수 있어 공정단계를 줄일 수 있다. 즉, 기존의 방법에서는 제 1반도체 칩(710)을 부착후 제 1반도체 칩(710)과 기판(700)과의 와이어(730) 본딩, 다음으로 제 2반도체 칩(720) 부착후 제 2반도체 칩(720)과 기판(700)과의 와이어 본딩 과정으로 칩 스택 패키지를 진행하지만, 본 발명에 의하면 제 1반도체 칩(710) 부착후 제 2반도체 칩(720)을 부착한 다음 와이어(730) 본딩을 해도 공정진행상 무방하다.As shown in the drawing, the wires 730 formed on the chip 710 and the chip 720 are attached to each other so that the wire bonding process can be performed at a time, thereby reducing the process steps. That is, in the conventional method, the first semiconductor chip 710 is attached, and then the wire 730 is bonded between the first semiconductor chip 710 and the substrate 700, and then the second semiconductor is attached after the second semiconductor chip 720 is attached. The chip stack package is performed by a wire bonding process between the chip 720 and the substrate 700. However, according to the present invention, after the first semiconductor chip 710 is attached, the second semiconductor chip 720 is attached to the wire 730. Bonding is acceptable in the process.

도 8은 본 발명에 따라 복수의 칩을 스택하였을 경우를 나타낸 단면도이다.8 is a cross-sectional view illustrating a case where a plurality of chips are stacked according to the present invention.

도시된 바와 같이, 본 발명에 따라 수직으로 교차형성하여 칩(810)을 스택할 경우 와이어(820) 본딩높이를 충분히 확보할 수 있기 때문에 동일한 크기의 칩(810)을 여러개 스택하는 것이 가능하다.As shown, when stacking the chips 810 by vertically cross-forming according to the present invention it is possible to secure a sufficient bonding height of the wire 820, it is possible to stack several chips 810 of the same size.

이상에서와 같이 본 발명에 따른 칩 스택 패키지에 의하면, 동일한 크기의 반도체 칩을 스택할 때 와이어 본딩 높이 공간을 확보하기 위하여 스페이서가 함유된 에폭시를 사용하거나 더미 칩을 사용할 필요 없이 기존의 노말 에폭시를 사용하기 때문에 원가를 절감할 수 있다.As described above, according to the chip stack package according to the present invention, in order to secure the wire bonding height space when stacking the semiconductor chips of the same size, the conventional normal epoxy is used without using a dummy chip or a dummy chip. Because of the use, the cost can be reduced.

또한 와이어 본딩과정을 기존의 반도체 칩 부착시 마다 실시하였던 경우와 달리 제 1및 제 2반도체 칩을 부착한 후 와이어 본딩을 함으로써 공정단계를 줄일 수 있다.In addition, unlike the case where the wire bonding process is performed every time the conventional semiconductor chip is attached, the process step can be reduced by attaching the first and second semiconductor chips and then performing wire bonding.

마지막으로 기존의 설비나 장비를 추가 하지 않고 그대로 사용할 수 있으므로 제작비용을 들이지 않아도 된다.Lastly, it can be used as it is without adding existing equipment or equipment, thus eliminating the production cost.

Claims (1)

한쪽면에 회로패턴을 구비하고 그 반대면에 솔더볼을 구비하며 복수의 반도체 칩이 탑재된 칩 스택 패키지로서,A chip stack package having a circuit pattern on one side and solder balls on the opposite side thereof, and on which a plurality of semiconductor chips are mounted, 상기 복수의 반도체 칩을 스택시 수직으로 교차되는 형태로 스택을 하며, 상기 복수의 반도체 칩과 기판을 전기적으로 연결시키는 복수의 금속와이어는 각각 반도체 칩의 에지 패드 형으로 가장자리에 연결되어 기판과 와이어 본딩되는 것을 특징으로 하는 칩 스택 패키지.The plurality of semiconductor chips are stacked in a vertically intersecting form when stacked, and the plurality of metal wires electrically connecting the plurality of semiconductor chips and the substrate are connected to the edges in the form of edge pads of the semiconductor chips, respectively. A chip stack package, characterized in that bonded.
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