KR20040087192A - Method of forming a via contact structure using reactive cleaning and high pressure plasma Ar sputtering etch process - Google Patents
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Abstract
Description
본 발명은 반도체소자 제조 방법에 관한 것으로, 특히 화학 반응 세정 및 고압 플라즈마 아르곤 스퍼터링 식각 공정을 사용하여 비아 콘택 구조체를 형성하는 방법에 관한 것이다.The present invention relates to a method for manufacturing a semiconductor device, and more particularly, to a method for forming a via contact structure using chemical reaction cleaning and high pressure plasma argon sputter etching process.
반도체 소자의 고집적화에 따라, 금속 배선 공정은 RC 지연(RC delay) 및 EM (Electro-Migration) 등의 문제로 반도체 소자의 성능과 신뢰성을 결정하는 공정으로서 중요성이 커지고 있다. 이러한 문제에 대한 방안으로서 비저항이 낮은 구리 배선을 반도체장치에 적용하고 있다.Background Art With the high integration of semiconductor devices, metal wiring processes are becoming increasingly important as processes for determining the performance and reliability of semiconductor devices due to problems such as RC delay and electro-migration (EM). As a solution to this problem, copper wiring having a low resistivity is applied to a semiconductor device.
한편, 다층배선을 사용하는 반도체 소자에서 배선간 연결을 위한 비아홀을 매립하는 기술도 소자의 성능과 신뢰성에 대단히 중요하다. 구리배선을 사용할 경우, 비아저항을 낮추고 EM 특성을 개선하기 위해 비아홀도 구리로 매립하는 방법이 사용되고 있다. 이 경우, 구리 확산을 방지하기 위한 콘포말한 확산장벽층을 형성하고, 비아홀 내부에 보이드가 형성되는 것을 방지할 수 있는 비아 콘택 구조체를 형성하는 방법이 요구된다.On the other hand, in the semiconductor device using a multi-layer wiring, the technique of filling the via hole for interconnection is also very important for the performance and reliability of the device. When copper wiring is used, via holes are also filled with copper to reduce via resistance and improve EM characteristics. In this case, a method of forming a conformal diffusion barrier layer for preventing copper diffusion and forming a via contact structure capable of preventing the formation of voids in the via hole is required.
도 1a 내지 도 1d는 종래 기술에 의한 비아 콘택 구조체를 형성하는 방법을 설명하기 위한 단면도들이다.1A to 1D are cross-sectional views illustrating a method of forming a via contact structure according to the prior art.
도 1a를 참조하면, 반도체기판(10) 상에 하부절연막(20)을 형성한다. 상기 하부절연막(20)을 패터닝하여 트렌치를 형성하고 다마신 공정으로 구리 하부배선(30)을 형성한다. 상기 구리 하부배선(30)이 형성된 반도체기판의 전면 상에 층간절연막(40)을 형성한다. 상기 층간절연막(40)을 패터닝하여 상기 하부배선(30)의 소정영역을 노출시키는 예비비아홀(45)을 형성한다.Referring to FIG. 1A, a lower insulating layer 20 is formed on a semiconductor substrate 10. The lower insulating layer 20 is patterned to form trenches, and a copper lower interconnection 30 is formed by a damascene process. An interlayer insulating film 40 is formed on the entire surface of the semiconductor substrate on which the copper lower wiring 30 is formed. The interlayer insulating layer 40 is patterned to form a preliminary via hole 45 exposing a predetermined region of the lower wiring 30.
도 1b를 참조하면, 상기 예비비아홀(45) 바닥에 노출된 상기 구리 하부배선(30)의 상부면에는 자연산화막(CuO, 도시하지 않음)이 형성될 수 있다. 따라서, 이를 제거하기 위해 저압 플라즈마 아르곤 스퍼터링 식각공정을 실시한다. 그 결과, 상기 자연산화막이 제거되고, 예비비아홀(45)의 개구부가 경사지게 식각(tapered etch)된 최종비아홀(47)이 형성된다.Referring to FIG. 1B, a natural oxide layer (CuO, not shown) may be formed on an upper surface of the copper lower interconnection 30 exposed on the bottom of the preliminary via hole 45. Therefore, a low pressure plasma argon sputter etching process is performed to remove it. As a result, the natural oxide layer is removed, and the final via hole 47 is formed by tapering etching the opening of the preliminary via hole 45.
이때, 상기 아르곤 스퍼터링 식각공정에 의해 제거된 상기 자연산화막 및 과식각에 의해 식각된 구리의 일부는 상기 최종비아홀(47)의 측벽에 다시 증착(redeposition)된다. 상기 최종비아홀(47)의 측벽에 증착된 구리는 응집되어 덩어리들(agglomeration, 35)을 형성할 수 있다.In this case, a portion of the copper oxide etched by the natural oxide film and the overetch removed by the argon sputter etching process is redeposited on the sidewall of the final via hole 47. Copper deposited on the sidewalls of the final via hole 47 may aggregate to form agglomerates 35.
도 1c를 참조하면, 상기 최종비아홀(47)이 형성된 반도체기판의 전면 상에 확산장벽층(50)을 형성한다. 이때, 상기 최종비아홀(47)의 측벽에 형성된 구리 덩어리들(35)에 의해 콘포말한 확산장벽층의 형성이 방해되어 불연속적인 확산장벽층(50)이 형성된다.Referring to FIG. 1C, the diffusion barrier layer 50 is formed on the entire surface of the semiconductor substrate on which the final via hole 47 is formed. At this time, the formation of the conformal diffusion barrier layer is prevented by the copper lumps 35 formed on the sidewalls of the final via hole 47 to form a discontinuous diffusion barrier layer 50.
도 1d를 참조하면, 상기 불연속적인 확산장벽층(50)이 형성된 반도체기판의 전면 상에 구리층(60)을 형성한다. 상기 구리층(60)은 상기 최종비아홀(47)의 개구부가 바닥에 비해 넓으므로 매립이 양호할 수 있다. 그러나, 상기 불연속적인 확산장벽층(50)에 의해 상기 최종비아홀(47)의 측벽에 보이드(63)가 형성될 수 있다.Referring to FIG. 1D, a copper layer 60 is formed on the entire surface of the semiconductor substrate on which the discontinuous diffusion barrier layer 50 is formed. Since the opening of the final via hole 47 is wider than the bottom of the copper layer 60, it may be well buried. However, the void 63 may be formed on the sidewall of the final via hole 47 by the discontinuous diffusion barrier layer 50.
측벽에 형성된 상기 보이드(63)는 비아저항을 증가시키며, EM 등 반도체소자의 신뢰성 특성을 열화시킨다. 또한, 구리 확산에 대한 확산장벽층이 불연속적이므로 구리확산 경로를 제공하게 된다.The voids 63 formed on the sidewalls increase via resistance and degrade reliability characteristics of semiconductor devices such as EM. In addition, the diffusion barrier layer for copper diffusion is discontinuous, thus providing a copper diffusion path.
도 2a 및 도 2b는 종래의 화학 반응 세정 공정을 사용하여 비아 콘택 구조체를 형성하는 방법을 설명하기 위한 단면도들이다.2A and 2B are cross-sectional views illustrating a method of forming a via contact structure using a conventional chemical reaction cleaning process.
도 2a를 참조하면, 도 1a에서 설명된 것과 동일한 방법을 사용하여 예비비아홀(45)을 형성한다. 상기 예비비아홀(45)이 형성된 반도체기판을 H2또는 NH3가스를 포함하는 분위기에서 세정한다. 플라즈마에 의해 활성화된 H2는 자연산화막(도시하지 않음)의 산소 원자와 반응하여 H2O를 생성한다. 그 결과, 자연산화막의 산소원자가 제거되고 바닥에 구리만 남아 있는 최종비아홀(49)이 형성된다.Referring to FIG. 2A, preliminary via holes 45 are formed using the same method as described with reference to FIG. 1A. The semiconductor substrate on which the preliminary via hole 45 is formed is cleaned in an atmosphere containing H 2 or NH 3 gas. H 2 activated by the plasma reacts with oxygen atoms of a natural oxide film (not shown) to generate H 2 O. As a result, an oxygen atom of the natural oxide film is removed and a final via hole 49 in which only copper remains at the bottom is formed.
도 2b를 참조하면, 상기 최종비아홀(49)이 형성된 반도체기판의 전면 상에 확산장벽층(55) 및 구리층(65)를 차례로 형성한다. 상기 확산장벽층(55)은 상기 최종비아홀의 측벽을 덮도록 콘포말하게 형성된다. 다만, 상기 최종비아홀(49)의 개구부에 형성된 상기 확산장벽층(55)이 상기 최종비아홀(49)의 내부의 측벽에 형성된 상기 확산장벽층(55)에 비해 두껍게 형성된다. 즉, 상기 최종비아홀(49)의 개구부에 오버행(overhang)이 형성된다. 이러한 오버행은 상기 확산장벽층(55)을 물리기상증착(PVD) 방식으로 형성할 때 더욱 심하게 발생한다.Referring to FIG. 2B, a diffusion barrier layer 55 and a copper layer 65 are sequentially formed on the entire surface of the semiconductor substrate on which the final via hole 49 is formed. The diffusion barrier layer 55 is conformally formed to cover the sidewall of the final via hole. However, the diffusion barrier layer 55 formed in the opening of the final via hole 49 is thicker than the diffusion barrier layer 55 formed in the sidewall of the final via hole 49. That is, an overhang is formed in the opening of the final via hole 49. This overhang occurs more severely when the diffusion barrier layer 55 is formed by physical vapor deposition (PVD).
상기 확산장벽층(55)이 형성된 후, 상기 최종 비아홀(49)의 개구부는 그 내부에 비해 좁아진다. 따라서, 연속하여 형성되는 구리층(65)이 상기 최종비아홀(49)을 완전히 매립하기 전에 상기 최종 비아홀(49)의 입구가 막힌다. 그 결과, 상기 최종비아홀(49)의 내부에는 보이드(67)가 형성된다.After the diffusion barrier layer 55 is formed, the opening of the final via hole 49 is narrower than the inside thereof. Therefore, the entrance of the final via hole 49 is blocked before the continuously formed copper layer 65 completely fills the final via hole 49. As a result, a void 67 is formed in the final via hole 49.
상기 최종비아홀(49)의 내부에 형성된 상기 보이드(67)는 비아저항을 증가시키며, EM 등 반도체소자의 신뢰성 특성을 열화시킨다.The voids 67 formed in the final via hole 49 increase via resistance and degrade reliability characteristics of semiconductor devices such as EM.
결과적으로, 종래의 저압 플라즈마 아르곤 스퍼터링 식각 또는 화학 반응 세정 공정에 의한 자연산화막을 제거하는 방법으로는 비아홀 내부에 보이드가 형성되는 것을 방지할 수 없다.As a result, the formation of voids in the via holes cannot be prevented by removing the native oxide film by a conventional low pressure plasma argon sputter etching or chemical reaction cleaning process.
본 발명의 목적은 비아홀 바닥의 자연산화막을 제거하고, 콘포말한 확산장벽층을 형성하면서 비아홀 내부에 보이드가 형성되는 것을 방지할 수 있는 비아 콘택 구조체를 형성하는 방법을 제공하는 데 있다.It is an object of the present invention to provide a method of forming a via contact structure capable of preventing the formation of voids in a via hole while removing the native oxide film on the bottom of the via hole and forming a conformal diffusion barrier layer.
도 1a 내지 도 1d는 종래의 저압 플라즈마 아르곤 스퍼터링에 의한 세정을 사용하여 비아 콘택 구조체를 형성하는 방법을 설명하기 위한 단면도들이다.1A to 1D are cross-sectional views illustrating a method of forming a via contact structure using conventional low pressure plasma argon sputtering cleaning.
도 2a 및 도 2b는 종래의 화학 반응 세정 공정을 사용하여 비아 콘택 구조체를 형성하는 방법을 설명하기 위한 단면도들이다.2A and 2B are cross-sectional views illustrating a method of forming a via contact structure using a conventional chemical reaction cleaning process.
도 3a 내지 도 3d는 본 발명의 바람직한 실시예에 따른 비아 콘택 구조체를 형성하는 방법을 설명하기 위한 단면도들이다.3A to 3D are cross-sectional views illustrating a method of forming a via contact structure according to a preferred embodiment of the present invention.
(도면의 주요 부호에 대한 간략한 설명)(A brief description of the main signs in the drawings)
100: 반도체기판 200: 하부절연막100: semiconductor substrate 200: lower insulating film
300: 하부배선 400: 층간절연막300: lower wiring 400: interlayer insulating film
500: 확산장벽층 600: 구리막500: diffusion barrier layer 600: copper film
상기 목적을 달성하기 위하여, 본 발명은 화학 반응 세정 및 고압 플라즈마 아르곤 스퍼터링 식각 공정을 사용하여 비아 콘택 구조체를 형성하는 방법을 제공한다. 이 방법은 반도체 기판 상에 하부 절연막을 형성하고, 상기 하부절연막이 형성된 반도체기판 상에 하부배선을 형성하는 것을 포함한다. 상기 하부배선이 형성된 반도체기판 상에 층간절연막을 형성한다. 상기 층간절연막을 패터닝하여 상기 하부배선의 소정영역을 노출시키는 예비비아홀을 형성한다. 상기 예비비아홀에 의해 노출된 상기 하부배선의 표면 상에 생성된 자연산화막을 화학 반응 세정 공정을 사용하여 제거한다. 또한, 상기 예비비아홀의 상부 측벽을 고압 플라즈마 아르곤 스퍼터링 식각 공정을 사용하여 물리적으로 식각하여 경사진 개구부를 형성한다.In order to achieve the above object, the present invention provides a method for forming a via contact structure using a chemical reaction cleaning and high pressure plasma argon sputter etching process. The method includes forming a lower insulating film on the semiconductor substrate and forming a lower wiring on the semiconductor substrate on which the lower insulating film is formed. An interlayer insulating film is formed on the semiconductor substrate on which the lower wiring is formed. The interlayer insulating layer is patterned to form a preliminary via hole exposing a predetermined region of the lower interconnection. The natural oxide film formed on the surface of the lower wiring exposed by the preliminary via hole is removed using a chemical reaction cleaning process. In addition, the upper sidewall of the preliminary via hole is physically etched using a high pressure plasma argon sputter etching process to form an inclined opening.
상기 화학 반응 세정 공정 및 상기 고압 플라즈마 아르곤 스퍼터링 식각 공정이 실시된 반도체기판의 전면 상에 콘포말한 확산장벽층 및 구리층을 형성한다.A conformal diffusion barrier layer and a copper layer are formed on the entire surface of the semiconductor substrate subjected to the chemical reaction cleaning process and the high pressure plasma argon sputter etching process.
본 발명의 바람직한 실시예에 따른 비아 콘택 구조체를 형성하는 방법을 도 3a 내지 도 3d를 참조하여 설명하면 다음과 같다.A method of forming a via contact structure according to a preferred embodiment of the present invention will now be described with reference to FIGS. 3A to 3D.
도 3a를 참조하면, 반도체기판(100) 상에 하부절연막(200)을 형성한다. 상기 하부절연막(200)을 사진 및 식각 공정으로 패터닝하여 트렌치를 형성하고 다마신 공정으로 하부배선(300)을 형성한다. 이때, 상기 트렌치 측벽 및 바닥을 덮는 확산장벽층도 함께 형성된다. 상기 하부배선은(300)은 상기 하부절연막 상에 금속막을 형성한 후 사진 및 식각공정으로 패터닝하여 형성할 수도 있다.Referring to FIG. 3A, a lower insulating layer 200 is formed on the semiconductor substrate 100. The lower insulating layer 200 is patterned by photolithography and etching to form trenches, and the lower wiring 300 is formed by damascene. In this case, a diffusion barrier layer covering the trench sidewalls and the bottom is also formed. The lower wiring 300 may be formed by forming a metal film on the lower insulating layer and then patterning the same by a photo and etching process.
상기 하부배선(300)이 형성된 반도체기판의 전면 상에 층간절연막(400)을 형성한다. 상기 하부 배선(300)이 구리 배선인 경우, 상기 층간절연막(400)은 구리의 확산을 방지하기 위해 상기 하부배선(300)이 형성된 반도체기판의 전면 상에 형성된 질화막 등의 확산장벽층(도시하지 않음)을 포함한다. 상기 층간절연막(400)을 사진 및 식각 공정으로 패터닝하여 상기 하부배선(300)의 소정영역을 노출시키는 예비비아홀(450)을 형성한다.An interlayer insulating film 400 is formed on the entire surface of the semiconductor substrate on which the lower wiring 300 is formed. When the lower wiring 300 is a copper wiring, the interlayer insulating film 400 may have a diffusion barrier layer such as a nitride film formed on the entire surface of the semiconductor substrate on which the lower wiring 300 is formed to prevent diffusion of copper (not shown). Not included). The interlayer insulating layer 400 is patterned by photolithography and etching to form a preliminary via hole 450 exposing a predetermined region of the lower interconnection 300.
도 3b를 참조하면, 상기 예비비아홀(450) 바닥에 노출된 상기 하부배선(300)의 상부면에는 자연산화막(도시하지 않음)이 형성될 수 있다. 따라서, 상기 자연산화막을 제거하기 위해, H2또는 NH3등 수소 원자를 포함하는 가스 분위기의 챔버에서 화학 반응 세정 공정을 이용하여 상기 예비비아홀(450)이 형성된 반도체기판을 세정한다. 일반적으로, 자연산화막을 세정하기 위한 화학 반응 세정은 H2 또는 NH3 등의 가스 분위기를 갖는 챔버 내부에 에너지를 인가하여 플라즈마 상태에서 진행된다. 플라즈마에 의해 활성화된 수소 원자를 포함하는 가스들은 자연산화막(도시하지 않음)의 산소 원자와 반응하여 H2O를 생성한다. 그 결과, 상기 예비비아홀(450)의 바닥에 자연산화막의 산소원자가 제거되고 바닥에 금속 원자만 남아 있는 세정된 비아홀(470)이 형성된다. 상기 하부배선(300)이 구리배선인 경우, 자연산화막(CuO)에서 산소원자가 수소원자들과 반응하여 H2O가 생성되고 자연산화막에는 Cu만 남게된다. 생성된 H2O는 반도체기판에서 제거된다.Referring to FIG. 3B, a natural oxide film (not shown) may be formed on an upper surface of the lower wiring 300 exposed to the bottom of the preliminary via hole 450. Therefore, in order to remove the natural oxide layer, the semiconductor substrate on which the preliminary via hole 450 is formed is cleaned using a chemical reaction cleaning process in a gas atmosphere chamber including hydrogen atoms such as H 2 or NH 3 . In general, chemical reaction cleaning for cleaning a natural oxide film is performed in a plasma state by applying energy to a chamber having a gas atmosphere such as H 2 or NH 3. Gases containing hydrogen atoms activated by the plasma react with oxygen atoms in a natural oxide film (not shown) to generate H 2 O. As a result, an oxygen atom of the natural oxide film is removed at the bottom of the preliminary via hole 450 and a cleaned via hole 470 in which only metal atoms remain at the bottom is formed. When the lower interconnection 300 is a copper interconnection, oxygen atoms react with hydrogen atoms in a natural oxide film CuO to generate H 2 O, and only Cu remains in the natural oxide film. The generated H 2 O is removed from the semiconductor substrate.
도 3c를 참조하면, 상기 세정된 비아홀(470)이 형성된 반도체기판을 고압 플라즈마 아르곤 스퍼터링 식각공정으로 식각한다. 플라즈마 아르곤 스퍼터링은 일반적으로 아르곤 분위기의 챔버에 라디오 주파수(radio frequency, RF)를 인가하여 플라즈마를 형성하고, 이에 따라 생성된 아르곤 이온을 가속하여 상기 반도체기판을 식각하는 방식을 말한다. 그 결과, 개구부가 경사진 최종비아홀(490)이 형성된다. 저압 플라즈마 아르곤 스퍼터링 식각 공정에서는 평균 자유 이동 거리(mean free path, MFP)가 길어 상기 세정된 비아홀(470)의 바닥에 도달하는 Ar 이온 수가 많다. 따라서, 저압을 이용한 아르곤 스퍼터링을 하게 되면, 상기 하부 배선(300)에서 스퍼터링된 금속이 상기 최종비아홀(490)의 측벽에 다시 증착된다. 그러나, 고압 플라즈마 아르곤 스퍼터링 식각 공정에서는 평균 자유 이동 거리(MFP)가 짧으므로, 상기 세정된 비아홀(470)의 바닥에 도달하는 Ar 이온 수가 적으며, 그 에너지도 작다. 따라서, 상기 세정된 비아홀(470) 바닥에서 금속이 스퍼터링되는 것을 방지할 수 있다. 그 결과, 종래 저압 플라즈마 아르곤 스퍼터링 식각 공정에서 발생하던 문제, 즉 스퍼터링된 금속이 최종비아홀의 측벽에 다시 증착되는 문제를 방지할 수 있다.Referring to FIG. 3C, the semiconductor substrate on which the cleaned via hole 470 is formed is etched by a high pressure plasma argon sputter etching process. Plasma argon sputtering generally refers to a method of forming a plasma by applying a radio frequency (RF) to a chamber in an argon atmosphere, and etching the semiconductor substrate by accelerating the generated argon ions. As a result, the final via hole 490 in which the opening is inclined is formed. In the low pressure plasma argon sputtering etching process, the mean free path (MFP) is long, and the number of Ar ions reaching the bottom of the cleaned via hole 470 is large. Therefore, when argon sputtering using low pressure is performed, metal sputtered in the lower interconnection 300 is deposited again on the sidewall of the final via hole 490. However, in the high-pressure plasma argon sputtering etching process, since the average free moving distance MFP is short, the number of Ar ions reaching the bottom of the cleaned via hole 470 is small, and the energy thereof is also small. Therefore, the metal may be prevented from being sputtered at the bottom of the cleaned via hole 470. As a result, it is possible to prevent a problem occurring in the conventional low pressure plasma argon sputter etching process, that is, a problem that the sputtered metal is deposited again on the sidewall of the final via hole.
도 3b와 도 3c를 참조하여 설명한 화학 반응 세정 공정과 고압 플라즈마 아르곤 스퍼터링 식각 공정은 서로 순서를 바꿀 수도 있다. 이에 따르면, 상기 예비비아홀(450)이 형성된 반도체기판을 고압 플라즈마 아르곤 스퍼터링 식각 공정으로 식각하여 개구부가 경사진 비아홀을 먼저 형성한다. 이때, 상기 예비비아홀(470)의 바닥에는 자연산화막이 그대로 남아 있게 된다.The chemical reaction cleaning process and the high pressure plasma argon sputtering etching process described with reference to FIGS. 3B and 3C may be reversed. Accordingly, the semiconductor substrate on which the preliminary via hole 450 is formed is etched by a high-pressure plasma argon sputter etching process to first form a via hole having an inclined opening. At this time, a natural oxide film remains on the bottom of the preliminary via hole 470.
상기 개구부가 경사진 비아홀이 형성된 반도체기판을 화학 반응 세정 공정으로 세정한다. 그 결과, 상기 자연산화막이 제거된 최종 비아홀이 형성된다. 즉, 고압 플라즈마 아르곤 스퍼터링 식각 공정과 화학 반응 세정 공정의 순서를 변경하여 진행해도 동일한 최종비아홀이 형성된다.The semiconductor substrate having the via hole having the inclined opening is formed by a chemical reaction cleaning process. As a result, a final via hole from which the natural oxide film is removed is formed. That is, the same final via hole is formed even when the high pressure plasma argon sputtering etching process and the chemical reaction cleaning process are changed in order.
도 3d를 참조하면, 상기 최종비아홀(490)이 형성된 반도체기판의 전면 상에 콘포말한 금속의 확산장벽층(500)을 형성한다. 상기 확산장벽층은 물리기상증착, 화학기상증착 또는 원자층 증착(ALD) 방법을 이용하여 형성될 수 있다.Referring to FIG. 3D, a diffusion barrier layer 500 of conformal metal is formed on the entire surface of the semiconductor substrate on which the final via hole 490 is formed. The diffusion barrier layer may be formed using physical vapor deposition, chemical vapor deposition, or atomic layer deposition (ALD).
상기 확산장벽층(500)이 형성된 반도체기판의 전면 상에 구리층(600)을 형성한다. 상기 구리층(600)은 상기 확산장벽층(5000 상에 구리 씨드 층(seed layer)을 형성한 후, 전해도금방식으로 형성하거나 화학 기상 증착 방법으로 형성할 수 있다.The copper layer 600 is formed on the entire surface of the semiconductor substrate on which the diffusion barrier layer 500 is formed. The copper layer 600 may be formed by forming a copper seed layer on the diffusion barrier layer 5000 and then electroplating or chemical vapor deposition.
세정공정단계에서 상기 최종비아홀(490)의 측벽에 구리가 재증착되는 것이 방지되므로 비아홀에 구리를 매립할 경우 보이드가 형성을 방지할 수 있다.Since copper is not re-deposited on the sidewalls of the final via hole 490 in the cleaning process step, voids may be prevented when the copper is buried in the via hole.
본 발명에 의하면, 비아홀 바닥에 형성되는 자연산화막을 제거하면서 콘포말한 확산장벽층을 제공하고, 비아홀 내부에 보이드 없이 구리를 매립할 수 있다.According to the present invention, it is possible to provide a conformal diffusion barrier layer while removing the native oxide film formed on the bottom of the via hole, and to embed copper without voids in the via hole.
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| KR1020030021463A KR20040087192A (en) | 2003-04-04 | 2003-04-04 | Method of forming a via contact structure using reactive cleaning and high pressure plasma Ar sputtering etch process |
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Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100835840B1 (en) | 2006-12-19 | 2008-06-05 | 동부일렉트로닉스 주식회사 | Method for forming viahole of semiconductor device |
| KR100924545B1 (en) * | 2007-03-15 | 2009-11-02 | 주식회사 하이닉스반도체 | Method of manufacturing semiconductor device |
-
2003
- 2003-04-04 KR KR1020030021463A patent/KR20040087192A/en not_active Application Discontinuation
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