KR20040076708A

KR20040076708A - Ａｒｍ 코어를 가지는 ｓｏｃ의 ｆｐｇａ를 사용하는 확장가능형 검증 보드

Info

Publication number: KR20040076708A
Application number: KR1020030012043A
Authority: KR
Inventors: 박희철
Original assignee: 삼성전자주식회사
Priority date: 2003-02-26
Filing date: 2003-02-26
Publication date: 2004-09-03

Abstract

ARM 코어를 가지는 SOC의 FPGA를 사용하는 확장 가능형 검증 보드가 개시된다. 본 발명에 의한 ARM 코어를 가지는 SOC의 FPGA를 사용하는 확장 가능형 검증 보드는, ARM 코어를 가지는 SOC의 FPGA를 사용하는 검증 보드에 있어서, ARM 코어용 커넥터부, 제1 FPGA 보드, 제2 FPGA 보드, 확장 커넥터부, 및 메모리부를 구비하는 것을 특징으로 한다. ARM 코어용 커넥터부는 다양한 종류의 ARM 코어들의 접속을 지원하는 복수의 코어 커넥터들을 포함한다. 제1 FPGA 보드는 AHB를 통하여 ARM 코어용 커넥터부와 연결되고, ARM 코어와 통신하는 복수의 시스템 IP들이 구현된다. 제2 FPGA 보드는 APB를 통하여 제1 FPGA 보드와 연결되고, 복수의 주변 IP들이 구현된다. 확장 커넥터부는 APB 및 AMBA를 통하여 제1 FPGA 보드와 연결되고, 추가의 IP들의 접속을 지원한다. 메모리부는 ARM 코어와 시스템 IP들간의 통신 데이터를 저장한다.

ARM 코어를 가지는 SOC의 FPGA를 사용하는 확장 가능형 검증 보드는 필요에 따라 ARM 코어를 변경하거나 또는 IP들을 추가하여 다양한 기능을 가지는 SOC 검증 보드를 구현할 수 있는 장점이 있다.

Description

ＡＲＭ 코어를 가지는 ＳＯＣ의 ＦＰＧＡ를 사용하는 확장 가능형 검증 보드{The extensible verification board of system-on-chip with ARM core using field programmable gate arrays}

본 발명은 FPGA(field programmable gate arrays, 이하, FPGA라 함)를 사용하는 검증 보드에 관한 것으로서, 특히, ARM 코어를 가지는 SOC(System-On-Chip, 이하, SOC라 함)의 FPGA를 사용하는 확장 가능형 검증 보드에 관한 것이다.

최근, 반도체의 제조 기술이 발달함에 따라, SOC와 같이 한 개의 칩내에 다수 개의 시스템 칩들을 집적화 하는 작업이 진행되고 있다. 이러한, SOC를 실제로 제작하는데는 막대한 비용이 들기 때문에, 시스템 설계자는 SOC를 제작하기에 앞서 SOC가 정상적으로 동작하는지의 여부를 설계 단계에서 미리 검증할 필요가 있다.

따라서, 시스템 설계자는 컴퓨터 상의 모의 동작 시험을 시뮬레이션 하는 것 이외에도, FPGA와 같은 검증용 보드를 사용하여 실제로 제작될 SOC를 구현하여 검증한다. 여기에서, SOC용 검증 보드는 합성 툴(synthesizer tool), 디자인 툴(design tool)과 같은 설계 지원 소프트웨어를 이용하여 IP(intellectual property) 코드를 합성하고, P & R(place and route)하여 완료된 이미지(image)를 FPGA의 PROM에 프로그램함으로써 구현된다. 이렇게 구현된 FPGA 검증 보드에 의해 SOC가 하드웨어적으로 정상 동작하는가의 여부를 직접 확인할 수 있다.

이러한, SOC의 개발 기간과 개발비용을 최소화하기 위해서는 보다 빠르고 신뢰성 있는 검증 작업이 이루어져야 한다. 따라서, FPGA를 이용한 SOC 검증 보드가 정확하고 신속하게 구현되는 것이 중요한 문제로 부각되고 있다.

한편, SOC에서는 전력 소모가 작고 가격이 저렴한 ARM 코어가 보편적으로 사용되고 있다. ARM 코어는 그 동작 속도에 따라 80~100MHz급의 ARM7, 200MHz급의 ARM9, 300MHz급의 ARM10 등으로 구분된다.

종래의 ARM 코어를 사용하는 SOC의 FPGA 검증 보드들은 단순히 하나의 IP(intellectual property)나 디바이스 검증을 위해 제작된다. 이처럼, 종래의 FPGA 보드들은 하나의 SOC 개발을 목적으로 제작되기 때문에, SOC에 사용되는 ARM 코어가 변경되거나 새로운 IP가 추가될 경우 FPGA 검증 보드가 새롭게 제작되어야하는 문제점이 있다.

개발될 SOC 제품에 따라, 즉, ARM 코어의 변경, IP들의 추가 등으로 인하여 FPGA 검증 보드가 새롭게 제작되는 과정에서, 검증 보드의 제작 기간과 그 비용을 감안할 때, 종래와 같이 하나의 SOC 개발을 대상으로 FPGA 보드가 제작되는 것은 비효율적인 것이다.

본 발명이 이루고자하는 기술적 과제는, 필요에 따라 ARM 코어를 변경하거나 또는 IP들을 추가하여 다양한 기능을 가지는 SOC 검증 보드를 구현하는 ARM 코어를 가지는 SOC의 FPGA를 사용하는 확장 가능형 검증 보드를 제공하는데 있다.

도 1은 본 발명의 일실시예에 따른 검증 보드를 나타내는 블록도이다.

도 2는 본 발명에 따른 검증 보드에 의해 구현되는 SOC 검증 보드의 일예를 나타내는 블록도이다.

도 3은 본 발명에 따른 검증 보드에 의해 구현되는 SOC 검증 보드의 다른 일예를 나타내는 블록도이다.

도 4는 본 발명에 따른 검증 보드에 의해 구현된 SOC 검증 보드의 검증시 호스트 시스템과의 연결상태를 설명하기 위한 블록도이다.

상기 기술적 과제를 달성하기 위한 본 발명의 일실시예에 따른 ARM 코어를 가지는 SOC의 FPGA를 사용하는 확장 가능형 검증 보드는, ARM 코어를 가지는 SOC의 FPGA를 사용하는 검증 보드에 있어서, ARM 코어용 커넥터부, 제1 FPGA 보드, 제2 FPGA 보드, 확장 커넥터부, 및 메모리부를 구비하는 것을 특징으로 한다.

AMR 코어용 커넥터부는 다양한 종류의 ARM 코어들의 접속을 지원하는 복수의 코어 커넥터들을 포함한다. 제1 FPGA 보드는 AHB를 통하여 ARM 코어용 커넥터부와 연결되고, ARM 코어와 통신하는 복수의 시스템 IP들이 구현된다. 제2 FPGA 보드는 APB를 통하여 제1 FPGA 보드와 연결되고, 복수의 주변 IP들이 구현된다. 확장 커넥터부는 APB 및 AMBA를 통하여 제1 FPGA 보드와 연결되고, 추가의 IP들의 접속을 지원한다. 메모리부는 ARM 코어와 시스템 IP들간의 통신 데이터를 저장한다.

본 발명과 본 발명의 동작상의 이점 및 본 발명의 실시에 의하여 달성되는 목적을 충분히 이해하기 위해서는 본 발명의 바람직한 실시예를 예시하는 첨부 도면 및 도면에 기재된 내용을 참조하여야 한다.

이하, 첨부한 도면을 참조하여 본 발명의 바람직한 실시예를 설명함으로써, 본 발명을 상세히 설명한다. 각 도면에 제시된 동일한 참조부호는 동일한 부재를 나타낸다.

도 1과 같이, 검증 보드(100)는 제1 FPGA 보드(110), ARM 코어용 커넥터부(120), 메모리부(130), 확장 커넥터부(140), 제2 FPGA 보드(150)를 구비한다.

상기 제1 FPGA 보드(110)는 AHB(Advanced High-performance Bus, 이하, AHB라 함)(160)를 통하여 상기 ARM 코어용 커넥터부(120)와 연결되고, APB(Advanced Peripheral Bus, 이하, APB라 함)(180)와 AMBA(Advanced Microcontroller Bus Architecture, 이하, AMBA라 함)(190)를 통하여 상기 확장 커넥터부(140)와 연결된다. 또한, 상기 제1 FPGA 보드(110)는 데이터 버스(170)를 통하여 상기 메모리부(130)와 연결된다.

상기 제1 FPGA 보드(110)는 CPU 인터페이스부(111), IP부(112), 메모리 제어부(113), APB 브릿지(114), 확장 인터페이스부(115), 인터페이스 제어부(116)를 포함한다. 또, 상기 ARM 코어용 커넥터부(120)는 ARM7, ARM9, ARM10 등과 같은 다양한 종류의 ARM 코어들에 각각 대응하는 제1 코어 커넥터(121), 제2 코어커넥터(122), 제3 코어 커넥터(123)를 포함한다. 상기 ARM 코어용 커넥터부(120)는 추가의 ARM 코어들에 대응하는 추가의 커넥터들을 더 포함할 수 있다.

상기 메모리부(130)는 복수의 메모리들(131∼135)을 포함한다. 상기 확장 커넥터부(140)는 제1 확장 커넥터(141), 제2 확장 커넥터(142), 및 제3 확장 커넥터(143)를 포함한다. 상기 제1 확장 커넥터(141)에는 필요에 따라 상기 APB(180)를 사용하는 IP들을 포함하는 추가의 FPGA 보드들(미도시)이 연결될 수 있다. 상기 제2 및 상기 제3 확장 커넥터들(142, 143)에는 필요에 따라 상기 AMBA(190)를 사용하는 IP들을 포함하는 추가의 FPGA 보드들(미도시)이 연결될 수 있다.

상기 제2 FPGA 보드(150)는 상기 APB(180)를 통하여 상기 제1 FPGA 보드(110)와 연결되고, APB 인터페이스 장치(151)와 복수의 주변 IP들(152∼155)을 포함한다. 상기 복수의 주변 IP들(152∼155)로는 예를 들면, UART(Universal Asynchronous Receiver Transmitter), USB 장치, GPOI(General Purpose Input Output), 키보드 컨트롤러, 타이머 등이 될 수 있다.

상기 CPU 인터페이스부(111)는 상기 ARM 코어용 커넥터부(120)를 통하여 ARM 코어(미도시)와 연결된다. 여기에서, 상기 CPU 인터페이스부(111)는 ARM7, ARM9, ARM10 등과 같은 다양한 종류의 ARM 코어들에 각각 대응하는 제1 내지 제3 인터페이스 장치들(21∼23)을 포함한다. 상기 제1 내지 제3 인터페이스 장치들(21∼23)은 상기 AHB(160)를 통하여 상기 제1 내지 제3 코어 커넥터들(121∼123)에 각각 연결된다.

도 1에서는 상기 CPU 인터페이스부(111)가 3개의 인터페이스 장치들을 포함하는 것으로 도시되었지만, 추가의 ARM 코어에 대응하는 추가의 인터페이스 장치들을 더 포함할 수 있다.

상기 IP부(112)는 인터럽트 제어부(31), DMA(direct memory access)(32), LCD 제어부(33) 등과 같은 SOC에 집적될 복수의 시스템 IP들을 포함한다.

상기 메모리 제어부(113)는 상기 데이터 버스(170)를 통하여 상기 복수의 메모리들(131∼135)과 연결된다. 상기 메모리 제어부(113)는 ARM 코어와의 통신에 필요한 데이터들을 상기 메모리들(131∼135)로부터 판독하거나 또는 상기 메모리들(131∼135)에 기입한다.

상기 APB 브릿지(114)는 상기 APB(180)를 통하여 상기 제1 확장 커넥터(141)와 상기 APB 인터페이스 장치(151)에 연결된다. 상기 APB 브릿지(114)는 상기 AHB(160)와 상기 APB(180)간에 전송되는 데이터들을 해당 버스의 프로토콜에 맞게 변환한다.

상기 확장 인터페이스부(115)는 상기 AMBA(190)를 통하여 상기 제2 및 상기 제3 확장 커넥터(142, 143)와 연결된다. 상기 확장 인터페이스부(115)는 상기 인터페이스 제어부(116)에 의해 제어되어 상기 제2 또는 상기 제3 확장 커넥터(142, 143)에 추가로 연결되는 IP들과 상기 제1 FPGA 보드(110)를 인터페이스한다.

상기 CPU 인터페이스부(111), 상기 IP부(112), 상기 메모리 제어부(113), 상기 APB 브릿지(114), 및 상기 확장 인터페이스부(115)는 내부 버스(117)를 통하여 상호 연결된다.

도 2와 같이, SOC 검증 보드(301)는 검증 보드(100)와 ARM 코어(200)를 포함한다. 상기 검증 보드(100)에는 다양한 기능을 하는 IP들이 프로그램 된다. 상기 ARM 코어(200)는 ARM7, ARM9, ARM10 등과 같은 다양한 종류의 ARM 코어들 중 하나가 될 수 있다. 상기 ARM 코어(200)는 AHB(160)를 통하여 상기 검증 보드(100)와 연결된다. 상기 AHB(160)는 초기 버스(161)와 AHB 데이터 버스(162)를 포함한다.

상기 검증 보드(100)와 상기 ARM 코어(200)는 상기 초기 버스(161)를 통하여 리셋 신호들 및 클럭 신호들을 상호 전송한다. 또, 상기 검증 보드(100)와 상기 ARM 코어(200)는 상기 AHB 데이터 버스(162)를 통하여 데이터 신호, 어드레스 신호, 및 제어신호를 상호 전송한다.

여기에서, 상기 검증 보드(100)는 도 1에 도시된 것과 같이, ARM7, ARM9, ARM10 등과 같은 다양한 종류의 ARM 코어들에 각각 대응하는 복수의 인터페이스 장치들을 구비하기 때문에, 필요에 따라 ARM 코어를 변경할 수 있다.

도 3과 같이, SOC 검증 보드(302)는 검증 보드(100)와 ARM 코어(200), 제1 확장 FPGA 보드(400), 및 제2 확장 FPGA 보드(500)를 포함한다. 상기 검증 보드(100)와 상기 ARM 코어(200)의 구성 및 동작은 상술한 것과 동일하므로 생략하기로 한다.

상기 제1 확장 보드(400)는 APB(180)를 통하여 상기 검증 보드(100)와 연결되고, 상기 제2 확장 보드(500)는 AMBA(190)를 통하여 상기 검증 보드(100)와 연결된다.

여기에서, 상기 제1 확장 보드(400)는 상기 APB(180)를 사용하는 IP들을 포함하고, 상기 제2 확장 보드(500)는 상기 AMBA(190)를 사용하는 IP들을 포함한다.

상기 검증 보드(100)는 도 1에 도시된 것과 같이, 확장 인터페이스부를 구비하기 때문에, 필요에 따라 IP들을 추가하여 다양한 SOC 검증 보드를 구현할 수 있다.

도 4와 같이, SOC 검증 보드(603)는 인터페이스 장치(602)를 통하여 호스트 시스템(601)에 연결된다. 여기에서, 상기 인터페이스 장치(602)는 JTAG 인터페이스 장치인 멀티 ICE(multi In-Circuit Emulator) 등과 같은 인터페이스 장치가 될 수 있다. 상기 호스트 시스템(601)은 상기 SOC 검증 보드(603)에 의한 검증 동작에서 검증되는 하드웨어 및 소프트웨어의 잘못된 부분들을 디버깅한다.

상기와 같이, 본 발명에 따른 검증 보드는 필요에 따라 ARM 코어를 변경할 수 있고, IP들을 추가할 수 있기 때문에, SOC 설계자는 본 발명에 따른 검증 보드를 이용하여 다양한 SOC 검증 보드를 제작할 수 있다. 또한, SOC 설계자는 본 발명에 따른 SOC용 검증 보드를 사용하여 간편하게 하나의 SOC 검증 보드를 제작하고, 검증이 완료되면 다시 해체하여 다른 SOC 검증 보드를 새롭게 제작할 수 있다.

본 발명은 도면에 도시된 실시예를 참고로 설명되었으나 이는 예시적인 것에 불과하며, 본 기술 분야의 통상의 지식을 가진 자라면 이로부터 다양한 변형 및 균등한 타 실시예가 가능하다는 점을 이해할 것이다. 따라서, 본 발명의 진정한 기술적 보호 범위는 첨부된 등록청구범위의 기술적 사상에 의해 정해져야 할 것이다.

상기한 것과 같이, 본 발명의 검증 보드에 의하면, 필요에 따라 ARM 코어를 변경하거나 또는 IP들을 추가하여 다양한 기능을 가지는 SOC 검증 보드를 구현할 수 있는 효과가 있다.

또한, 본 발명에 따른 검증 보드에 의하면, 하나의 SOC 검증 보드를 제작하고 검증이 완료되면 다시 해체하여 다른 SOC 검증 보드를 새롭게 제작할 수 있는 효과가 있다.

Claims

ARM 코어를 가지는 SOC의 FPGA를 사용하는 검증 보드에 있어서,

다양한 종류의 ARM 코어들의 접속을 지원하는 복수의 코어 커넥터들을 포함하는 ARM 코어용 커넥터부;

AHB를 통하여 상기 ARM 코어용 커넥터부와 연결되고, 상기 ARM 코어와 통신하는 복수의 시스템 IP들이 구현되는 제1 FPGA 보드;

APB를 통하여 상기 제1 FPGA 보드와 연결되고, 복수의 주변 IP들이 구현되는제2 FPGA 보드;

상기 APB 및 AMBA를 통하여 상기 제1 FPGA 보드와 연결되고, 추가의 IP들의 접속을 지원하는 확장 커넥터부; 및

상기 ARM 코어와 상기 시스템 IP들간의 통신 데이터를 저장하는 메모리부를 포함하는 것을 특징으로 하는 검증 보드.
제1항에 있어서, 상기 제1 FPGA 보드는,

상기 AHB를 통하여 상기 복수의 코어 커넥터들에 각각 연결되고, 상기 복수의 코어 커넥터들에 연결되는 ARM 코어와 상기 복수의 시스템 IP들 및 상기 복수의 주변 IP들을 인터페이스하는 복수의 인터페이스 장치들을 포함하는 CPU 인터페이스부;

내부 버스를 통하여 상기 CPU 인터페이스부에 연결되는 상기 복수의 시스템 IP들;

상기 내부 버스를 통하여 상기 CPU 인터페이스부와 연결되고, 상기 AHB와 상기 APB간에 전송되는 데이터들을 해당 버스의 프로토콜로 상호 변환하는 APB 브릿지;

상기 내부 버스를 통하여 상기 CPU 인터페이스부와 연결되고, 상기 메모리부의 데이터 판독 및 기입을 제어하는 메모리 제어부;

상기 내부 버스를 통하여 상기 CPU 인터페이스부와 연결되고, 상기 AMBA를 통하여 상기 확장 커넥터부에 연결되며, 상기 추가의 IP들과 상기 CPU 인터페이스부를 인터페이스하는 확장 인터페이스부; 및

상기 확장 인터페이스부를 제어하는 인터페이스 제어부를 포함하는 것을 특징으로 하는 검증 보드.
제2항에 있어서, 상기 확장 커넥터부는,

상기 APB를 통하여 상기 APB 브릿지와 연결되고, 상기 APB를 사용하는 추가의 IP들을 포함하는 제1 확장 FPGA 보드의 접속을 지원하는 제1 확장 커넥터; 및

상기 AMBA를 통하여 상기 확장 인터페이스부와 연결되고, 상기 AMBA를 사용하는 추가의 IP들을 포함하는 제2 확장 FPGA 보드의 접속을 지원하는 복수의 제2 확장 커넥터들을 포함하는 것을 특징으로 하는 검증 보드.