KR20040072792A - Method of manufacturing a semiconductor device - Google Patents
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Abstract
Description
본 발명은 반도체 소자의 제조 방법에 관한 것으로, 특히, 반도체 소자의 서로 다른 두께의 게이트 산화막 형성 방법에 관한 것이다.The present invention relates to a method for manufacturing a semiconductor device, and more particularly, to a method for forming a gate oxide film having a different thickness of a semiconductor device.
일반적으로, 반도체 메모리 소자는 실제로 기억을 위한 셀과 이 셀을 외부전압으로 동작시키기 위한 주변 트랜지스터들로 구성되어 있다. 이 주변의 트랜지스터는 고 전압과 저 전압용 트랜지스터로 다시 나뉘게 된다. 낸드 플래시 소자의 셀 동작에 있어 정보를 쓰고, 지우기 위한 동작을 위해서는 매우 높은 전압을 필요로 하게 되는데 이렇게 높은 전압을 인가할 수 있는 고전압용 트랜지스터가 사용된다. 또한, 소자의 동작시 읽기와 같은 조건은 낮은 전압에서도 시행할 수 있기 때문에 저 전압용 트랜지스터가 사용된다.In general, a semiconductor memory device is actually composed of a cell for storage and peripheral transistors for operating the cell with an external voltage. The transistor around it is divided into high voltage and low voltage transistors. In order to write and erase information in the cell operation of the NAND flash device, a very high voltage is required. A high voltage transistor capable of applying such a high voltage is used. In addition, a low voltage transistor is used because conditions such as reading during operation of the device can be implemented even at a low voltage.
이러한 고전압용 및 저전압용 트랜지스터에 사용되는 게이트 산화막은 먼저 고전압용 게이트 산화막을 형성한 다음, 저전압용 트랜지스터 영역에 형성된 고전압용 게이트 산화막을 포토리소그라피 공정과 식각 공정을 통해 제거한 후, 저전압용 트랜지스터 영역에 저전압용 게이트 산화막을 형성하였다.The gate oxide film used in the high voltage and low voltage transistors first forms a high voltage gate oxide film, and then removes the high voltage gate oxide film formed in the low voltage transistor region through a photolithography process and an etching process, A low voltage gate oxide film was formed.
상술한 방법을 사용할 경우 포토리소그라피 공정과 식각공정과 같은 매우 복잡한 공정을 진행하여야 하고, 저전압용 게이트 산화막을 형성할 때, 고전압용 게이트 산화막이 노출되어 고전압용 게이트 산화막의 전기적 특성을 열화시키는 문제점이 발생한다. 또한, 고전압 소자와 저전압 소자를 동시에 형성할 경우 고전압용 게이트 산화막과 저전압용 게이트 산화막간의 두께차이로 인해 고전압용 소자와 저전압용 소자간에 실리콘 계면과 절연을 위한 산화물 간의 높이가 서로 상이하게 형성된다(Effective Field Hight; EFH). 이러한 높이차에 의해 소자의 제조 공정을 진행함에 있어서 공정의 어려움이 발생하게 된다.When the above method is used, a very complicated process such as a photolithography process and an etching process must be performed, and when forming a low voltage gate oxide film, the high voltage gate oxide film is exposed to deteriorate electrical characteristics of the high voltage gate oxide film. Occurs. In addition, when the high voltage element and the low voltage element are simultaneously formed, the heights of the silicon interface and the oxide for insulation are different between the high voltage element and the low voltage element due to the thickness difference between the high voltage gate oxide film and the low voltage gate oxide film ( Effective Field Hight; EFH). Due to the height difference, a process difficulty occurs in the process of manufacturing the device.
따라서, 본 발명은 상기의 문제점을 해결하기 위하여 패드 산화막을 셀 또는 저전압 소자용 게이트 산화막으로 사용하고, 고전압 소자 영역만을 선택적 산화 공정을 통해 고전압 소자용 게이트 산화막을 형성하여 공정을 단순화 하고, 소자의 전기적 특성을 향상하며, 생산기간 단축과 원가를 절감할 수 있는 반도체 소자의 제조 방법을 제공하는데 그 목적이 있다.Therefore, in order to solve the above problems, the present invention uses a pad oxide film as a gate oxide film for a cell or a low voltage device, and simplifies the process by forming a gate oxide film for a high voltage device through a selective oxidation process only in the high voltage device region. It is an object of the present invention to provide a method for manufacturing a semiconductor device that can improve electrical characteristics and reduce production time and cost.
도 1a 내지 도 1d는 본 발명에 따른 반도체 소자의 제조 방법을 설명하기 위한 단면도 들이다.1A to 1D are cross-sectional views illustrating a method of manufacturing a semiconductor device according to the present invention.
<도면의 주요 부분에 대한 부호의 설명><Explanation of symbols for the main parts of the drawings>
110 : 반도체 기판 112 : 저전압 소자용 게이트 산화막110 semiconductor substrate 112 gate oxide film for low voltage device
114 : 패드 질화막 116 : 배리어막114: pad nitride film 116: barrier film
118 : 감광막 패턴 120 : 고전압 소자용 게이트 산화막118 photosensitive film pattern 120 gate oxide film for high voltage device
본 발명에 따른 고전압 소자 영역과 저전압 소자 및 셀 영역으로 구분된 반도체 기판상에 저전압 소자 및 셀용 게이트 산화막으로 사용될 패드 산화막, 상기 패드 산화막의 산화 방지를 위한 패드 질화막 및 상기 패드 질화막을 보호하기 위한 배리어막을 순차적으로 형성하는 단계와, 패터닝 공정을 실시하여 상기 고전압 소자 영역 상의 상기 배리어막, 상기 패드 질화막 및 상기 패드 산화막을 제거하는 단계와, 선택적 산화 공정을 통해 상기 고전압 소자 영역 상의 상기 반도체 기판에 고전압 소자용 게이트 산화막을 형성하는 단계 및 상기 저전압 소자 및 셀 영역 상에 잔류하는 상기 배리어막 및 상기 패드 질화막을 제거하여 저전압 소자 및 셀용 게이트 산화막을 형성하는 단계를 포함하는 것을 특징으로 하는 반도체 소자의 제조 방법을 제공한다.A pad oxide film to be used as a gate oxide film for low voltage devices and cells on a semiconductor substrate divided into a high voltage device region, a low voltage device, and a cell region according to the present invention, a pad nitride film for preventing oxidation of the pad oxide film, and a barrier for protecting the pad nitride film Forming a film sequentially, performing a patterning process to remove the barrier film, the pad nitride film, and the pad oxide film on the high voltage device region, and performing a selective oxidation process to high voltage on the semiconductor substrate on the high voltage device region. Forming a gate oxide film for the device and forming the gate oxide film for the low voltage device and the cell by removing the barrier film and the pad nitride film remaining on the low voltage device and the cell region. Provide a method.
이하, 첨부된 도면을 참조하여 본 발명의 실시예를 더욱 상세히 설명하기로 한다. 그러나 본 발명은 이하에서 개시되는 실시예에 한정되는 것이 아니라 서로다른 다양한 형태로 구현될 것이며, 단지 본 실시예들은 본 발명의 개시가 완전하도록 하며, 통상의 지식을 가진 자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이다. 도면상에서 동일 부호는 동일한 요소를 지칭한다.Hereinafter, with reference to the accompanying drawings will be described an embodiment of the present invention in more detail. However, the present invention is not limited to the embodiments disclosed below, but will be implemented in various forms, and only the embodiments are intended to complete the disclosure of the present invention, and to those skilled in the art to fully understand the scope of the invention. It is provided to inform you. Like numbers refer to like elements in the figures.
도 1a 내지 도 1d는 본 발명에 따른 반도체 소자의 제조 방법을 설명하기 위한 단면도 들이다.1A to 1D are cross-sectional views illustrating a method of manufacturing a semiconductor device according to the present invention.
도 1a를 참조하면, 고전압 소자 영역(A)과 저전압 소자 및 셀 영역(B)으로 정의된 반도체 기판(110) 상에 저전압 소자용 게이트 산화막 및 셀용 터널 산화막으로 사용될 패드 산화막을 형성한다. 이하, 패드 산화막은 저전압 소자용 게이트 산화막(112)으로 지칭한다. 저전압 소자용 게이트 산화막(112) 상에 후속 선택적 산화 공정시 저전압 소자 및 셀 영역(B)에 산화 공정에 의한 영향을 억제하기 위한 패드 질화막(114)을 형성한다. 패드 질화막(114) 상에 고전압 소자 영역(A)의 패드 질화막(114) 식각시 저전압 소자 및 셀 영역(B)상의 패드 질화막(114)을 보호하기 위한 배리어막(116)을 산화막 계열의 물질막으로 형성한다.Referring to FIG. 1A, a pad oxide film to be used as a gate oxide film for a low voltage device and a tunnel oxide film for a cell is formed on a semiconductor substrate 110 defined as a high voltage device region A, a low voltage device, and a cell region B. Referring to FIG. Hereinafter, the pad oxide film is referred to as a gate oxide film 112 for a low voltage device. A pad nitride film 114 is formed on the low voltage device gate oxide film 112 to suppress the effect of the oxidation process on the low voltage device and the cell region B during the subsequent selective oxidation process. An oxide film-based material layer is formed to protect the low-voltage device and the pad nitride film 114 on the cell region B during the etching of the pad nitride film 114 of the high voltage device region A on the pad nitride film 114. To form.
상술한 공정에 한정되지 않고, 저전압 소자용 게이트 산화막(112) 형성전에 반도체 기판(110) 상에 웰 형성을 위한 이온주입 공정을 실시할 수도 있다. 또한, 저전압 소자용 게이트 산화막(112), 패드 질화막(114) 및 배리어막(116)을 형성한 다음 소자간의 분리를 위한 소자 분리막(미도시)을 형성할 수도 있고, 저전압 소자용 게이트 산화막(112) 형성전에 소자 분리막을 형성할 수도 있다. 또한, 후속 공정인 플로팅 게이트 물질인 폴리실리콘 증착한 후에 소자간의 분리를 위한 소자 분리막을 형성할 수 있다.The ion implantation process for well formation may be performed on the semiconductor substrate 110 before the gate oxide film 112 for the low voltage device is formed, without being limited to the above-described process. In addition, the gate oxide film 112 for the low voltage device 112, the pad nitride film 114, and the barrier film 116 may be formed, and then an element isolation film (not shown) may be formed to separate the devices. The gate oxide film 112 for the low voltage device may be formed. An element isolation film may be formed before the formation. In addition, after the deposition of polysilicon, a floating gate material, which is a subsequent process, a device isolation layer for separating devices may be formed.
도 1b를 참조하면, 고전압 소자 영역(A)을 개방하는 감광막 패턴(118)을 형성한 다음 감광막 패턴(118)을 식각 마스크로 하는 식각공정을 실시하여 고전압 소자 영역(A) 상의 배리어막(116), 패드 질화막(114) 및 저전압 소자용 게이트 산화막(112)을 제거한다.Referring to FIG. 1B, a barrier film 116 on the high voltage device region A is formed by forming a photoresist pattern 118 that opens the high voltage device region A, and then performing an etching process using the photoresist pattern 118 as an etching mask. ), The pad nitride film 114 and the gate oxide film 112 for the low voltage device are removed.
구체적으로, 배리어막(116) 상에 감광막을 도포한 다음 사진 식각공정을 실시하여 고전압 소자 영역(A)을 개방하고, 저전압 소자 및 셀영역(B)을 차폐하는 감광막 패턴(118)을 형성한다. 감광막 패턴(118)을 식각 마스크로 하는 식각공정을 실시하여 배리어막(116), 패드 질화막(114) 및 저전압 소자용 게이트 산화막(112)을 제거한다. 상술한 식각공정은 반도체 소자의 형성을 위한 식각시 사용되는 다양한 형태의 식각 방법을 사용한다.Specifically, a photoresist is applied on the barrier layer 116 and then a photolithography process is performed to open the high voltage device region A and form a photoresist pattern 118 that shields the low voltage device and the cell region B. . An etching process using the photosensitive film pattern 118 as an etching mask is performed to remove the barrier film 116, the pad nitride film 114, and the low-voltage device gate oxide film 112. The etching process described above uses various types of etching methods used for etching for forming semiconductor devices.
상술한 식각 방법과 식각 순서는 다양한 형태로 진행 될 수 있다. 예를 들어, 소정의 식각공정을 통해 고전압 소자 영역(A)에 형성된 배리어막(116)을 먼저 제거한다. 잔류하는 감광막 패턴(118)을 제거한다. 저전압 소자 및 셀영역(B)에 잔류하는 배리어막(116)을 식각방지막으로 하는 식각공정을 실시하여 고전압 소자 영역(A)에 형성된 패드 질화막(114)을 제거한다. 고전압 소자 영역(A)에 노출된 저전압 소자용 게이트 산화막(112)을 제거한다. 이에 한정되지 않고, 다양한 식각 순서와 식각 방법을 통해 고전압 소자 영역(A)의 반도체 기판 상에 형성된 구조물들을 식각하여 반도체 기판(110)을 노출 시킨다.The above-described etching method and etching sequence may be performed in various forms. For example, the barrier layer 116 formed in the high voltage device region A is first removed through a predetermined etching process. The remaining photoresist pattern 118 is removed. An etch process is performed using the barrier film 116 remaining in the low voltage device and the cell region B as an etch stop film to remove the pad nitride film 114 formed in the high voltage device region A. FIG. The gate oxide film 112 for the low voltage device exposed to the high voltage device region A is removed. The semiconductor substrate 110 is exposed by etching structures formed on the semiconductor substrate of the high voltage device region A through various etching sequences and etching methods.
도 1c를 참조하면, 감광막 패턴(118)을 소정의 스트립 공정을 실시하여 제거한다. 선택적 산화 공정을 실시하여 고전압 소자 영역(A)의 노출된 반도체 기판(110)상에 고전압 소자용 게이트 산화막(120)을 형성한다.Referring to FIG. 1C, the photoresist pattern 118 is removed by performing a predetermined strip process. The selective oxidation process is performed to form the gate oxide film 120 for the high voltage device on the exposed semiconductor substrate 110 in the high voltage device region A. FIG.
구체적으로, 선택적 산화 공정은 반도체 기판(110)이 노출된 고전압 소자 영역(A)에만 선택적으로 산화막을 성장하는 방법으로, 질화막 내부로 산소가 침투하지 못하기 때문에 질화물이 증착되어 있는 저전압 소자 및 셀 영역(B)에의 실리콘 기판과 산소의 반응이 억제되어 산화 반응이 일어나지 않게 되는 공정을 지칭한다.Specifically, the selective oxidation process is a method in which an oxide film is selectively grown only in the high voltage device region A where the semiconductor substrate 110 is exposed, and low voltage devices and cells in which nitride is deposited because oxygen does not penetrate into the nitride film. It refers to a process in which the reaction between the silicon substrate and oxygen in the region B is suppressed so that no oxidation reaction occurs.
고전압 소자 영역(A)의 선택적 산화 공정에서 노출된 반도체 기판(110)으로의 산화속도를 증가시키기 위해 고전압 소자 영역(A)에만 선택적으로 불순물 삽입을 위한 이온주입 공정을 실시할 수도 있다. 이를 통해 형성되는 고전압 소자용 게이트 산화막(120)은 0.012㎛ 내지 0.06㎛의 두께로 형성한다. 또한, 산화 공정은 반도체 소자의 제조 공정시 사용할 수 있는 700 내지 1100℃ 온도 구간의 건식 또는 습식 산화와 같은 다양한 공정을 이용하여 실시할 수 있다. 또한, 불순물 이온주입 공정을 이용하여 선택적 산화를 이루는 경우 고전압 소자용 게이트 산화막이 형성되는 지역에 붕소(B), 인(P), 비소(As), 인디늄(In)등의 불순물을 1.5E12 내지 5.0E15정도 주입한다. 또한, 10KeV 내지 2MeV의 조건을 사용하여 동일한 산화 효과를 얻을 수 있다.In order to increase the oxidation rate to the exposed semiconductor substrate 110 in the selective oxidation process of the high voltage device region A, an ion implantation process for selectively inserting impurities may be performed only in the high voltage device region A. FIG. The gate oxide film 120 for the high voltage device formed through this is formed to a thickness of 0.012㎛ to 0.06㎛. In addition, the oxidation process may be performed using various processes such as dry or wet oxidation in a temperature range of 700 to 1100 ° C. which may be used in the manufacturing process of the semiconductor device. In addition, when selective oxidation is performed using an impurity ion implantation process, impurities such as boron (B), phosphorus (P), arsenic (As), and indium (In) are formed in an area where a gate oxide film for a high voltage device is formed. To about 5.0E15. In addition, the same oxidation effect can be obtained using the conditions of 10 KeV-2MeV.
상술한 선택적 산화 공정을 통해 반도체 기판(110)의 표면을 중심으로 상부와 하부에 산화가 동시에 일어나게 된다. 즉, 선택적 산화 공정을 통해 형성된 고전압 소자용 게이트 산화막(120)의 전체 두께의 약 65%는 반도체 기판(110)의 표면의 하부에 형성되게 된다. 예를 들어, 100Å 두께의 고전압 소자용 게이트 산화막을 선택적 산화 공정을 통해 형성할 경우, 반도체 기판의 표면을 기준으로 반도체 기판의 표면 상부에 약 35Å 두께의 산화막이 형성되고, 표면 하부에 약 65Å 두께의 산화막이 형성된다. 이는 선택적 산화 공정을 통해 반도체 기판도 함께 산화되기 때문에 발생한다. 이를 통해 고전압 소자 영역(A)과 저전압 소자 및 셀 영역(B)간의 단차를 줄일 수 있다.Through the selective oxidation process described above, oxidation occurs simultaneously in the upper and lower portions of the surface of the semiconductor substrate 110. That is, about 65% of the total thickness of the gate oxide film 120 for the high voltage device formed through the selective oxidation process is formed under the surface of the semiconductor substrate 110. For example, when a gate oxide film for a high voltage device having a thickness of 100 kV is formed through a selective oxidation process, an oxide film having a thickness of about 35 kW is formed on the upper surface of the semiconductor substrate based on the surface of the semiconductor substrate, and about 65 kW thick below the surface. Oxide film is formed. This occurs because the semiconductor substrate is also oxidized through the selective oxidation process. As a result, the step difference between the high voltage device region A, the low voltage device, and the cell region B may be reduced.
질화물이 제거된 부분과 그렇지 않은 부분의 경계에서 산화반응에 의해 질화물이 잔류하는 방향으로 산화가 진행되지만 그 산화물 침투 영역은 저전압 소자 및 셀영역의 채널로 사용하지 않고, 트랜지스터 간의 소자 분리를 위해 진행하는 ISO 공정에서 필드 영역으로 사용된다.Oxidation proceeds in the direction where nitride remains due to oxidation reaction at the boundary between the portions where the nitride is removed and the portion which is not, but the oxide penetration region is not used as a channel of the low voltage device and the cell region, and proceeds for device isolation between transistors. It is used as field area in ISO process.
도 1d를 참조하면, 저전압 소자 및 셀 영역(B) 상에 잔류하는 배리어막(116) 및 패드 질화막(114)을 식각한다. 이때, 저전압 소자 및 셀 영역(B) 상에 잔류하는 배리어막(116) 및 패드 질화막(114)을 식각하는 공정시 고전압 소자 영역(A)에 형성된 고전압 소자용 게이트 산화막(120) 또한 소정 두께가 식각될 수 있다. 이를 통해 고전압 소자 영역(A)에 형성된 고전압 소자용 게이트 산화막(120)의 두께(높이)를 감소시킬 수 있게 되어 고전압 소자 영역(A)과 저전압 소자 및 셀 영역(B)의 게이트 산화막의 두께 차를 줄일 수 있다.Referring to FIG. 1D, the barrier layer 116 and the pad nitride layer 114 remaining on the low voltage device and the cell region B are etched. At this time, the gate oxide film 120 for the high voltage device formed in the high voltage device region A during the etching of the barrier film 116 and the pad nitride film 114 remaining on the low voltage device and the cell region B also has a predetermined thickness. It can be etched. As a result, the thickness (height) of the high voltage device gate oxide film 120 formed in the high voltage device region A can be reduced, so that the thickness difference between the high voltage device region A and the gate oxide film between the low voltage device and the cell region B may be reduced. Can be reduced.
전체 구조 상부에 고전압 소자용 게이트 전극, 저전압 소자용 게이트 전극 및 셀의 게이트 전극으로 사용될 도전막(미도시)을 형성한다. 도전막으로는 폴리 실리콘을 이용한다. 소정의 패터닝 공정을 실시하여 고전압 소자 영역에는 고전압 소자용 게이트 전극(미도시)을 형성하고, 저전압 소자 및 셀 영역에는 저전압 소자용 게이트 전극 및 플로팅 게이트 전극(미도시)을 형성한다. 이에 한정되지 않고, 상기 도전막을 증착한 다음 셀로우 트랜치 아이솔레이션 공정을 실시하여 소자간의 분리를 위한 소자 분리막을 형성할 수 있다. 또한, 도전막 상에 도전막을 보호하기 위한 다양한 형태의 보호막(미도시)을 형성할 수도 있다.A conductive film (not shown) to be used as the gate electrode for the high voltage element, the gate electrode for the low voltage element, and the gate electrode of the cell is formed on the entire structure. Polysilicon is used as the conductive film. A predetermined patterning process is performed to form a high voltage device gate electrode (not shown) in the high voltage device region, and a low voltage device gate electrode and a floating gate electrode (not shown) in the low voltage device and cell region. The present invention is not limited thereto, and a device isolation film for separating devices may be formed by depositing the conductive film and then performing a trench trench isolation process. In addition, various types of protective films (not shown) may be formed on the conductive films to protect the conductive films.
상술한 바와 같이, 본 발명은 패드 산화막을 셀 또는 저전압 소자용 게이트 산화막으로 사용하고, 고전압 소자 영역만을 선택적 산화 공정을 통해 고전압 소자용 게이트 산화막을 형성하여 공정을 단순화할 수 있다.As described above, the present invention can simplify the process by using the pad oxide film as the gate oxide film for the cell or the low voltage device, and forming the gate oxide film for the high voltage device through the selective oxidation process only in the high voltage device region.
또한, 선택적 산화 공정을 통해 소자의 전기적 특성을 향상하며, 생산기간 단축과 생산원가를 절감할 수 있다.In addition, the selective oxidation process improves the electrical characteristics of the device, it is possible to reduce the production time and production cost.
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Family Applications (1)
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|---|---|---|---|
| KR1020030008424A KR20040072792A (en) | 2003-02-11 | 2003-02-11 | Method of manufacturing a semiconductor device |
Country Status (1)
| Country | Link |
|---|---|
| KR (1) | KR20040072792A (en) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100678473B1 (en) * | 2005-11-28 | 2007-02-02 | 삼성전자주식회사 | Method of fabricating a semiconductor device having multiple gate insulating layer |
Citations (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2000164725A (en) * | 1998-11-24 | 2000-06-16 | Nec Corp | Semiconductor integrated circuit device and manufacture thereof |
| JP2000216257A (en) * | 1999-01-20 | 2000-08-04 | Matsushita Electronics Industry Corp | Semiconductor device and its manufacture |
| KR20020051283A (en) * | 2000-12-22 | 2002-06-28 | 박종섭 | Method for fabricating dual gate-oxide |
| KR20030060514A (en) * | 2002-01-09 | 2003-07-16 | 삼성전자주식회사 | Method for manufacturing semiconductor device having triple gate and semiconductor device made by the same |
-
2003
- 2003-02-11 KR KR1020030008424A patent/KR20040072792A/en not_active Application Discontinuation
Patent Citations (4)
| Publication number | Priority date | Publication date | Assignee | Title |
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| JP2000164725A (en) * | 1998-11-24 | 2000-06-16 | Nec Corp | Semiconductor integrated circuit device and manufacture thereof |
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| KR20030060514A (en) * | 2002-01-09 | 2003-07-16 | 삼성전자주식회사 | Method for manufacturing semiconductor device having triple gate and semiconductor device made by the same |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100678473B1 (en) * | 2005-11-28 | 2007-02-02 | 삼성전자주식회사 | Method of fabricating a semiconductor device having multiple gate insulating layer |
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