KR20040070804A - Method for manufacturing sonos type non-volatile memory device - Google Patents
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Abstract
Description
본 발명은 비휘발성 메모리의 제조 방법에 관한 것으로서, 특히 비휘발성 메모리 중에서 SONOS(Silicon/ Oxide-Nitride-Oxide / Silicon)구조의 메모리 데이터 유지(retention) 특성을 향상시킬 수 있는 SONOS 구조의 비휘발성 메모리 장치의 제조 방법에 관한 것이다.BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a method of manufacturing a nonvolatile memory, and in particular, a nonvolatile memory having a SONOS structure capable of improving memory data retention characteristics of a SONOS (Silicon / Oxide-Nitride-Oxide / Silicon) structure among nonvolatile memories. A method for manufacturing a device.
일반적으로 반도체 메모리 장치는 크게 휘발성 메모리(volatile memory)와 비휘발성 메모리(non-volatile memory)로 구분된다. 휘발성 메모리의 대부분은DRAM(Dynamic Random Access Memory), SRAM(Static Random Access Memory) 등의 RAM이 차지하고 있으며, 전원 인가시 데이타의 입력 및 보존이 가능하지만, 전원 제거시 데이타가 휘발되어 보존이 불가능한 특징을 가진다. 반면에, ROM(Read Only Memory)이 대부분을 차지하고 있는 비휘발성 메모리는 전원이 인가되지 않아도 데이타가 보존되는 특징을 가진다.In general, semiconductor memory devices are classified into volatile memory and non-volatile memory. Most of volatile memory is occupied by RAM such as Dynamic Random Access Memory (DRAM) and Static Random Access Memory (SRAM), and it is possible to input and save data when power is applied, but it is impossible to save data due to volatilization when power is removed. Has On the other hand, nonvolatile memory, which is mostly occupied by ROM (Read Only Memory), is characterized in that data is preserved even when power is not applied.
현재, 공정기술 측면에서 비휘발성 메모리장치는 플로팅 게이트(floating gate) 계열과 두 종류 이상의 유전막이 2중, 혹은 3중으로 적층된 MIS(Metal Insulator Semiconductor) 계열로 구분된다.Currently, in terms of process technology, nonvolatile memory devices are classified into a floating gate series and a metal insulator semiconductor (MIS) series in which two or more dielectric layers are stacked in two or three layers.
플로팅 게이트 계열의 메모리 장치는 전위 우물(potential well)을 이용하여 기억 특성을 구현하며, 현재 플래시 EEPROM(Electrically Erasable Programmable Read Only Memory)으로 가장 널리 응용되고 있는 ETOX(EPROM Tunnel Oxide) 구조가 대표적이다.Floating gate series memory devices implement potential characteristics using potential wells, and are typically represented by an EPROM Tunnel Oxide (ETOX) structure, which is widely used as a flash electrically electrically programmable read only memory (EEPROM).
반면에 MIS 계열은 유전막 벌크, 유전막-유전막 계면 및 유전막-반도체 계면에 존재하는 트랩(trap)을 이용하여 기억 기능을 수행한다. 현재 플래시 EEPROM으로 주로 응용되고 있는 MONOS/SONOS(Metal/Silicon ONO Semiconductor)구조가 대표적인 예이다.On the other hand, the MIS series performs a memory function by using traps present at the dielectric bulk, the dielectric film-dielectric film interface, and the dielectric film-semiconductor interface. A typical example is the MONOS / SONOS (Metal / Silicon ONO Semiconductor) structure, which is mainly used as a flash EEPROM.
도 1은 종래 기술에 의한 SONOS 구조의 비휘발성 메모리의 간략 구조를 나타낸 수직 단면도이다. 도 1을 참조하면, SONOS 구조의 메모리 소자는 반도체 기판(10)의 활성 영역 상부에 순차적으로 적층된 터널링 절연막(tunneling dielectric layer)(12a), 전하 저장용 절연막(charging dielectric layer)(12b),블록킹 절연막(blocking layer)(12c)으로 이루어진 ONO막(12)이 형성되어 있으며 ONO막(12) 상부에 게이트 전극(14)이 형성되어 있다. 게이트 전극(14) 양쪽 활성 영역의 기판내에 소오스/드레인 접합(16)이 형성되어 있다. ONO막(12)의 터널링 절연막(12a) 및 블록킹 절연막(12c)은 실리콘 산화막(SiO2)으로 형성되고 그 가운데 전하 저장용 절연막(12b)은 실리콘 질화막(Si3N4)로 형성된다.1 is a vertical cross-sectional view showing a simplified structure of a nonvolatile memory of a SONOS structure according to the prior art. Referring to FIG. 1, a memory device having a SONOS structure includes a tunneling dielectric layer 12a, a charging dielectric layer 12b, which are sequentially stacked on an active region of a semiconductor substrate 10, An ONO film 12 made of a blocking layer 12c is formed, and a gate electrode 14 is formed on the ONO film 12. Source / drain junctions 16 are formed in the substrates of both active regions of the gate electrode 14. The tunneling insulating film 12a and the blocking insulating film 12c of the ONO film 12 are formed of a silicon oxide film SiO2, and the charge storage insulating film 12b is formed of a silicon nitride film Si3N4.
이와 같은 종래 기술에 의한 SONOS 구조의 비휘발성 메모리는 다음과 같이 제조된다. 우선 반도체 기판(10)으로서 실리콘 기판에 셀로우 트렌치 등의 소자 분리(shallow trench isolation) 공정을 실시하여 소자의 활성 영역과 비활성 영역을 구분하는 셀로우 트렌치 소자분리막(미도시함)을 형성한다. 그리고 기판(10)의 활성 영역 상부에 ONO막(12) 즉, 터널링 절연막(12a)과 전하 저장용 절연막(12b)과 블록킹 절연막(12c)을 순차적으로 적층한다. 그 다음 게이트 전극용 도전막으로서 폴리실리콘(poly-silicon)을 증착하고 게이트 마스크를 이용한 건식 식각 공정을 진행하여 폴리실리콘을 식각해서 게이트 전극(14)을 형성한 후에 적층된 ONO(12)막도 패터닝한다. 이후 소오스/드레인 이온 주입 공정 등을 진행하여 종래 기술에 의한 SONOS 구조의 비휘발성 메모리를 제조한다.Such a nonvolatile memory of the conventional SONOS structure is manufactured as follows. First, as a semiconductor substrate 10, a shallow trench isolation process such as a shallow trench is performed on a silicon substrate to form a shallow trench isolation layer (not shown) that separates active and inactive regions of the device. The ONO film 12, that is, the tunneling insulating film 12a, the charge storing insulating film 12b, and the blocking insulating film 12c are sequentially stacked on the active region of the substrate 10. Next, a polysilicon is deposited as a conductive film for the gate electrode, and a dry etching process using a gate mask is performed to etch the polysilicon to form the gate electrode 14, and then, the stacked ONO 12 film. Pattern. Thereafter, a source / drain ion implantation process is performed to manufacture a non-volatile memory having a SONOS structure according to the prior art.
이와 같은 종래 기술에 의해 완성된 SONOS 구조의 메모리 소자는 게이트 전극(14)에 프로그래밍 전압이 인가되면, 터널링 절연막(12a)을 통하여 전자가 터널링되어 전하 저장용 절연막(12b)인 실리콘 질화막내의 트랩(trap)된다. 전하 저장용 절연막(12b) 내에 전자가 충전됨에 따라 문턱 전압(threshold voltage)이 높아진다. 이러한 동작을 데이터 프로그램 상태(program state)로 일컫는다. 이와 반대로 게이트 전극(14)에 소거 전압이 인가되면, 전하 저장용 절연막(12b)에 트랩된 전자가 하부의 터널링 절연막(12a)을 통하여 반도체 기판(10)으로 빠져나가고 동시에, 기판(10)으로부터 정공(hole)이 터널링 절연막(12a)을 통과하여 전하 저장용 절연막(12b)에 트랩되어 문턱 전압이 낮아진다. 이러한 동작을 데이터 소거 상태(erase state)로 일컫는다.When the programming voltage is applied to the gate electrode 14, electrons are tunneled through the tunneling insulating film 12a, and the trap in the silicon nitride film, which is the charge storage insulating film 12b, is completed. traps). As the electrons are charged in the charge storage insulating layer 12b, the threshold voltage increases. This operation is called a data program state. On the contrary, when an erase voltage is applied to the gate electrode 14, electrons trapped in the charge storage insulating film 12b exit the semiconductor substrate 10 through the lower tunneling insulating film 12a and at the same time, from the substrate 10. Holes pass through the tunneling insulating film 12a and are trapped by the charge storage insulating film 12b to lower the threshold voltage. This operation is called a data erase state.
그런데, 종래 기술에 의한 SONOS 구조의 비휘발성 메모리 소자의 데이터 유지 특성을 개선하기 위하여 전하 저장용 절연막(12b)을 증착한 후에, 수소 어닐 공정(H2 anneal process)을 통하여 전자, 정공을 트랩시키는 전하 저장용 절연막(12b)내에 존재하는 낮은 에너지 준위( 1[eV] 이하의 에너지 준위)를 가지는 트랩(shallow traps)을 수소로 패시베이션(passivation)시킨다.However, after depositing the charge storage insulating film 12b to improve the data retention characteristics of the conventional SONOS structure nonvolatile memory device, the charge traps electrons and holes through a hydrogen anneal process. Shallow traps having a low energy level (energy level equal to or less than 1 [eV]) existing in the storage insulating film 12b are passivated with hydrogen.
하지만, 후속 게이트 산화막, 폴리실리콘 재산화막 공정, 소오스/드레인 어닐 공정 등의 고온 공정이 진행될 경우 전하 저장용 절연막(12b)내의 낮은 에너지 준위의 트랩과 결합하고 있던 대부분의 수소 이온들이 활성화되어 그 결합이 끊어지게 된다. 이에 따라, SONOS 구조의 비휘발성 메모리 소자의 데이터 유지 특성을 개선시키는데 한계가 있었다.However, when a high temperature process such as a gate oxide film, a polysilicon reoxidation film process, and a source / drain annealing process is performed, most of the hydrogen ions that have been associated with the low energy level trap in the charge storage insulating film 12b are activated and the bonds thereof are activated. Will be broken. Accordingly, there is a limit to improving data retention characteristics of the nonvolatile memory device having the SONOS structure.
본 발명의 목적은 상기와 같은 종래 기술의 문제점을 해결하기 위하여 수소 이온 함량이 많은 절연박막을 증착하고 그 위에 층간 절연막을 증착한 후에 고밀도 어닐 공정을 진행함으로써 절연박막내 수소 이온이 게이트 전극 하부의 ONO막내 전하 저장용 절연막이 낮은 에너지 준위를 갖는 트랩과 패시베이션되어 비휘발성 메모리 소자의 데이터 유지 기능을 향상시킬 수 있는 SONOS 구조의 비휘발성 메모리 장치의 제조 방법을 제공하는데 있다.An object of the present invention is to solve the problems of the prior art as described above by depositing an insulating thin film with a large amount of hydrogen ions, and then depositing an interlayer insulating film thereon, by performing a high density annealing process, hydrogen ions in the insulating thin film An insulating film for storing charge in an ONO film is passivated with a trap having a low energy level to provide a method for manufacturing a nonvolatile memory device having a SONOS structure that can improve the data retention function of the nonvolatile memory device.
상기 목적을 달성하기 위하여 본 발명은 반도체 기판 상부에 터널링 절연막, 전하 저장용 절연막 및 블록킹 절연막이 적층된 SONOS 구조의 비휘발성 메모리 소자를 제조하는 방법에 있어서, 반도체 기판의 활성 영역 상부에 터널링 절연막, 전하 저장용 절연막 및 블록킹 절연막이 적층된 ONO막을 형성하고 그 위에 게이트 전극을 형성하는 단계와, 게이트 전극 양쪽 기판내에 소오스/드레인을 형성하는 단계와, 기판 전면에 수소 이온 함량이 많은 절연박막을 형성하는 단계와, 절연박막 상부 전면에 층간 절연막을 형성하는 단계와, 절연박막내 수소 이온을 전하 저장용 절연막으로 침투시켜 낮은 에너지 준위 트랩과 수소를 결합시키는 단계를 포함한다.In order to achieve the above object, the present invention provides a method of manufacturing a nonvolatile memory device having a SONOS structure in which a tunneling insulating film, a charge storage insulating film, and a blocking insulating film are stacked on a semiconductor substrate, the tunneling insulating film on an active region of the semiconductor substrate, Forming an ONO film in which an insulating film for charge storage and a blocking insulating film are stacked and forming a gate electrode thereon; forming a source / drain in the substrates on both gate electrodes; and forming an insulating thin film having a high hydrogen ion content on the entire surface of the substrate. And forming an interlayer insulating film on the entire upper surface of the insulating thin film, and incorporating hydrogen ions in the insulating thin film into the insulating film for charge storage to combine the low energy level trap with hydrogen.
도 1은 종래 기술에 의한 SONOS 구조의 비휘발성 메모리의 간략 구조를 나타낸 수직 단면도,1 is a vertical sectional view showing a simplified structure of a nonvolatile memory of a SONOS structure according to the prior art;
도 2a 내지 도 2f는 본 발명에 따른 SONOS 구조의 비휘발성 메모리의 제조 공정을 순차적으로 나타낸 공정 순서도,2A to 2F are process flowcharts sequentially illustrating a manufacturing process of a nonvolatile memory having a SONOS structure according to the present invention;
도 3 및 도 4는 본 발명과 종래 기술에 의해 제조된 SONOS 셀 트랜지스터의 문턱 전압과 데이터 유지 시간 차이를 나타낸 그래프들.3 and 4 are graphs showing the difference between the threshold voltage and the data retention time of a SONOS cell transistor manufactured by the present invention and the prior art.
이하 첨부된 도면을 참조하여 본 발명의 바람직한 실시예에 대해 설명하고자 한다.Hereinafter, exemplary embodiments of the present invention will be described with reference to the accompanying drawings.
도 2a 내지 도 2f는 본 발명에 따른 SONOS 구조의 비휘발성 메모리 장치의 제조 공정을 순차적으로 나타낸 공정 순서도이다. 이들 도면들을 참조하면, 본 발명에 따른 SONOS 구조의 비휘발성 메모리는 다음과 같이 제조된다.2A to 2F are process flowcharts sequentially illustrating a manufacturing process of a nonvolatile memory device having a SONOS structure according to the present invention. Referring to these figures, a nonvolatile memory of the SONOS structure according to the present invention is manufactured as follows.
우선 반도체 기판(100)으로서 실리콘 기판에 셀로우 트렌치 소자 분리 공정을 실시하여 소자의 활성 영역과 비활성 영역을 구분하는 셀로우 트렌치 소자분리막(102)을 형성한다. 그리고 기판(100)의 활성 영역 상부에 ONO막(104) 즉, 터널링 절연막(102a)과 전하 저장용 절연막(102b) 및 블록킹 절연막(102c)을 순차적으로 적층한다. 여기서, 터널링 절연막(102a)과 블록킹 절연막(102c)은 실리콘 산화막(SiO2)으로 형성되며 전하 저장용 절연막(102b)은 실리콘 질화막(Si3N4)으로 형성한다. 그 다음 게이트 전극용 도전막으로서 도프트 폴리실리콘(poly-silicon)(106)을 증착한다.First, as a semiconductor substrate 100, a shallow trench isolation process is performed on a silicon substrate to form a shallow trench isolation layer 102 that separates active and inactive regions of the device. The ONO film 104, that is, the tunneling insulating film 102a, the charge storage insulating film 102b, and the blocking insulating film 102c are sequentially stacked on the active region of the substrate 100. Here, the tunneling insulating film 102a and the blocking insulating film 102c are formed of a silicon oxide film SiO2 and the charge storage insulating film 102b is formed of a silicon nitride film Si3N4. Then, a doped poly-silicon 106 is deposited as the conductive film for the gate electrode.
이어서 도 2b에 도시된 바와 같이, 게이트 마스크를 이용한 건식 식각 공정을 진행하여 폴리실리콘을 식각해서 게이트 전극(106a)을 형성한 후에 적층된 ONO(104)막도 패터닝한다.Subsequently, as shown in FIG. 2B, a dry etching process using a gate mask is performed to etch polysilicon to form the gate electrode 106a, and then pattern the stacked ONO 104 film.
그리고 도 2c에 도시된 바와 같이, 게이트 전극(106a)이 있는 기판 전면에 절연막으로서 실리콘 질화막을 증착하고 이를 건식 식각하여 게이트 전극(106a) 측벽에 스페이서(spacer)(108)를 형성한다. 게이트 전극(106a) 및 스페이서(108)를 마스크로 하여 소오스/드레인 이온 주입 공정, 예를 들어 n+ 이온 주입을 진행하여 게이트 전극(106a) 양쪽 기판내에 소오스/드레인 영역(110)을 형성한다.As illustrated in FIG. 2C, a silicon nitride film is deposited as an insulating film on the entire surface of the substrate on which the gate electrode 106a is located, and dry etched to form a spacer 108 on the sidewall of the gate electrode 106a. A source / drain ion implantation process, for example, n + ion implantation, is performed using the gate electrode 106a and the spacer 108 as a mask to form the source / drain regions 110 in both substrates of the gate electrode 106a.
상기와 같이 ONO막(104), 게이트 전극(106a) 및 소오스/드레인 영역(110)을 갖는 SONOS 셀 트랜지스터가 형성된 기판(100) 전면에 도 2d와 같이 수소 이온 함량이 많은 절연박막(112)을 형성한다. 이때, 절연박막(112)은 수소 이온 함량이 많은 실리콘 질화막이 사용될 수 있다. 본 발명에서의 절연박막(112)은 SONOS 메모리 소자의 전하 저장용 절연막(104b)내 낮은 에너지 준위의 트랩을 패시베이션시킬 수소 이온을 공급하기 위한 소스 물질이다.As described above, an insulating thin film 112 having a high hydrogen ion content is formed on the entire surface of the substrate 100 on which the SONOS cell transistor having the ONO film 104, the gate electrode 106a, and the source / drain regions 110 is formed, as shown in FIG. 2D. Form. In this case, the insulating thin film 112 may be a silicon nitride film having a high hydrogen ion content. The insulating thin film 112 in the present invention is a source material for supplying hydrogen ions for passivating a low energy level trap in the insulating film 104b for charge storage of a SONOS memory device.
그런 다음 도 2e에 도시된 바와 같이, 절연박막(112) 상부 전면에 층간 절연막(PMD: Poly Metal Dielectric layer)(114)으로서 BPSG(BoroPhospho Silicate Glass) 또는 PSG(Phospho Silicate Glass)를 증착한 후에 층간 절연막(114)의 고밀도화(densification) 및 절연박막(112)내 수소 이온을 ONO막(104)내 전하 저장용 절연막(104b)으로 침투시키기 위하여 700℃ 이상의 고온에서 어닐 공정을 진행한다. 이러한 어닐 공정에 의해 층간 절연막(114)의 고밀도화가 이루어지면서 절연박막(114)내 수소 이온이 하부의 ONO막(104)내 전하 저장용 절연막(104b)으로 침투되어 낮은 에너지 준위 트랩과 수소가 결합된다. 이러한 전하 저장용 절연막(104b)의 트랩과 패시베이션된 수소는 SONOS 메모리 소자의 프로그래밍 또는 소거시 전자 또는 정공을 안전하게 트랩시키는 역할을 하게 된다.Then, as illustrated in FIG. 2E, after depositing a BoroPhospho Silicate Glass (BPSG) or a Phospho Silicate Glass (PSG) as a poly metal dielectric layer (PMD) 114 on the upper surface of the insulating thin film 112, the interlayer is formed. The annealing process is performed at a high temperature of 700 ° C. or higher to densification of the insulating film 114 and to penetrate the hydrogen ions in the insulating thin film 112 into the insulating film 104b for charge storage in the ONO film 104. As the annealing process increases the density of the interlayer insulating film 114, hydrogen ions in the insulating thin film 114 penetrate into the insulating film 104b for charge storage in the ONO film 104 at the lower side, so that the low energy level trap and hydrogen are combined. do. The hydrogen passivated with the trap of the charge storage insulating layer 104b serves to safely trap electrons or holes when programming or erasing the SONOS memory device.
이어서 화학적기계적연마(chemical mechanical polishing)로 층간 절연막(114)의 표면을 평탄화한 후에 도 2f에 도시된 바와 같이, 층간 절연막(114)에 콘택홀 식각 및 증착 공정을 진행하여 층간 절연막(114) 및 절연박막(112)내 콘택홀을 형성하고 상기 콘택홀에 도전 물질을 매립하여 콘택(116)을 형성한다. 그리고나서 배선 공정을 진행하여 층간 절연막(114) 상부에 콘택(116)을 통해 셀 트랜지스터의 게이트 전극(106a) 또는 소오스/드레인 영역(110)과 연결되는 배선(118)을 형성한다. 이로 인해 본 발명에 따른 SONOS 구조의 비휘발성 메모리가 완성된다.Subsequently, after planarizing the surface of the interlayer insulating layer 114 by chemical mechanical polishing, as shown in FIG. 2F, a contact hole etching and deposition process is performed on the interlayer insulating layer 114 to form the interlayer insulating layer 114 and A contact hole is formed in the insulating thin film 112 and a conductive material is filled in the contact hole to form a contact 116. Then, a wiring process is performed to form a wiring 118 connected to the gate electrode 106a or the source / drain region 110 of the cell transistor through the contact 116 on the interlayer insulating layer 114. This completes the nonvolatile memory of the SONOS structure according to the present invention.
한편, 본 발명의 제조 공정은 층간 절연막(114)의 어닐 이후 나머지 제조 공정을 450℃이하의 저온에서 진행함으로써 ONO막(104)의 전하 저장용 절연막(104b)내 낮은 에너지 준위의 트랩과 결합되어 있는 수소 이온이 활성화되지 않아 그 결합이 그대로 유지되기 때문에 SONOS 메모리 소자의 데이터 유지 특성을 개선시킨다.On the other hand, the manufacturing process of the present invention is combined with the low energy level trap in the charge storage insulating film 104b of the ONO film 104 by proceeding the remaining manufacturing process at a low temperature of 450 ℃ or less after the annealing of the interlayer insulating film 114 Because the hydrogen ions are not activated and their bonds remain intact, the data retention characteristics of SONOS memory devices are improved.
도 3 및 도 4는 본 발명과 종래 기술에 의해 제조된 SONOS 트랜지스터의 문턱 전압과 데이터 유지 시간 차이를 나타낸 그래프들로서, 전하 저장용 절연막의 낮은 에너지 준위의 트랩을 패시베이션시키기 위해 수소 이온을 공급하는 절연박막을 증착한 본 발명(B)과 절연박막을 증착하지 않은 종래 기술(A)에서 SONOS 메모리의 데이터 유지 결과를 비교한 그래프이다.3 and 4 are graphs showing the difference between the threshold voltage and the data holding time of the SONOS transistors manufactured by the present invention and the prior art, which are used to supply hydrogen ions to passivate a low energy level trap of an insulating film for charge storage. It is a graph comparing the data retention results of the SONOS memory in the present invention (B) in which a thin film is deposited and the prior art (A) in which an insulating thin film is not deposited.
도 3의 150℃ 데이터 테스트 결과 그래프를 보면, 0.5[V] 프로그램 문턱 전압(program threshold voltage)과 소거 문턱 전압(erase threshold voltage)을 기준으로 할 때 수소 이온을 함유한 절연박막이 없는 종래(A 그래프)의 데이터 유지 시간이 3.4년인데 반하여, 수소 이온을 함유한 절연박막을 추가한 본 발명(B 그래프)의 데이터 유지 시간이 65200년으로 메모리 데이터 유지 특성이 10000배 이상 개선되었음을 알 수 있다.Referring to the graph of the 150 ° C data test result of FIG. 3, when the 0.5 [V] program threshold voltage and erase threshold voltage are referenced, there is no conventional thin film containing hydrogen ions (A The data retention time of the graph) is 3.4 years, whereas the data retention time of the present invention (graph B) in which the insulating thin film containing hydrogen ions is added is 65200, and the memory data retention characteristics are improved by 10,000 times or more.
또한 도 4의 200℃ 데이터 테스트 결과를 보면, 위와 동일한 0.5[V] 프로그램/소거 문턱 전압을 기준으로 할 때 종래 메모리(A)는 데이터 유지 시간이 0.03년인데 반하여, 본 발명의 데이터 유지 시간이 35년으로 이 또한 데이터 유지 특성이 10000배 이상 개선되었다.In addition, the results of the 200 ° C data test of FIG. 4 show that the conventional memory A has a data retention time of 0.03 years, based on the same 0.5 [V] program / erase threshold voltage. In 35 years, this also improved data retention by more than 10,000 times.
이상 설명한 바와 같이, 본 발명은 ONO막의 수소 어닐 공정을 진행하지 않고 셀 트랜지스터를 제조하고 기판 전면에 수소 이온 함유량이 많은 절연박막과 그 위에 층간 절연막을 증착한 후에 층간 절연막의 고밀도를 위한 어닐 공정시 절연박막의 수소 이온을 ONO막의 전하 저장용 절연막에 침투시킴으로써 낮은 에너지 준위를 가지는 트랩들을 수소 이온으로 패시베이션시키고 이후 저온의 제조 공정을 진행한다. 이로 인해, 본 발명은 ONO막의 전하 저장용 절연막의 트랩과 패시베이션된 수소 이온이 고온의 어닐 공정에 의해 활성화되어 끊어지는 것을 방지한다.As described above, the present invention provides a method of fabricating a cell transistor without performing hydrogen annealing process of the ONO film, and then performing an annealing process for high density of the interlayer insulating film after depositing an insulating thin film having a large hydrogen ion content and an interlayer insulating film thereon. By infiltrating the hydrogen ions of the insulating thin film into the insulating film for charge storage of the ONO film, the traps having low energy levels are passivated with hydrogen ions, and then a low temperature manufacturing process is performed. For this reason, the present invention prevents the trap of the charge storage insulating film of the ONO film and the hydrogen ions passivated from being activated and broken by a high temperature annealing process.
따라서 본 발명은 반도체 소자의 고집적화에 따라 SONOS 메모리 소자의 선폭이 축소되더라도 데이터 유지 특성을 향상시킬 수 있어 프로그래밍 및 소거 속도를 고속화하고 그 성능을 향상시킬 수 있는 효과가 있다.Therefore, the present invention can improve the data retention characteristics even when the line width of the SONOS memory device is reduced due to the high integration of the semiconductor device, thereby improving the programming and erasing speed and improving the performance thereof.
한편, 본 발명은 상술한 실시예에 국한되는 것이 아니라 후술되는 청구범위에 기재된 본 발명의 기술적 사상과 범주내에서 당업자에 의해 여러 가지 변형이 가능하다.On the other hand, the present invention is not limited to the above-described embodiment, various modifications are possible by those skilled in the art within the spirit and scope of the present invention described in the claims to be described later.
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| KR100827450B1 (en) * | 2007-05-18 | 2008-05-07 | 삼성전자주식회사 | Non-volatile memory device and method of fabricating the same |
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Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100691960B1 (en) * | 2004-12-30 | 2007-03-09 | 동부일렉트로닉스 주식회사 | Method for forming SONOS device |
| KR100827450B1 (en) * | 2007-05-18 | 2008-05-07 | 삼성전자주식회사 | Non-volatile memory device and method of fabricating the same |
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