KR20040069171A - MCM ball grid array package and method of testing the same - Google Patents

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KR20040069171A KR1020030005638A KR20030005638A KR20040069171A KR 20040069171 A KR20040069171 A KR 20040069171A KR 1020030005638 A KR1020030005638 A KR 1020030005638A KR 20030005638 A KR20030005638 A KR 20030005638A KR 20040069171 A KR20040069171 A KR 20040069171A
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Abstract

PURPOSE: An MCM(Multi-Chip Module) BGA(Ball Grid Array) package and a test method thereof are provided to test capability and reliability of each semiconductor chip after manufacturing package by using a plurality of test terminals. CONSTITUTION: Circuit patterns are formed on a front side of a PCB(Printed Circuit Board)(10) and solder lands are formed on the back side of the PCB. Solder balls(16) are fused on the solder lands. A molding compound(15) is covered to a plurality of semiconductor chips bonded on the PCB. A plurality of test terminals(20) are formed on the PCB to connect test pads of the semiconductor chips and formed at outside of the molding compound.

Description

다중칩 볼 그리드 어레이 패키지 및 그의 테스트 방법{MCM ball grid array package and method of testing the same}MMC ball grid array package and method of testing the same}

본 발명은 다중칩 볼 그리드 어레이 패키지 및 그의 테스트 방법에 관한 것으로, 보다 상세하게는 다중칩 볼 그리드 어레이 패키지의 회로기판 상에서 복수의 반도체 칩들의 테스트용 패드와 각각 전기적으로 접속되고, 봉지부로부터 노출되며, 상기 회로기판에 상호 이격되어 형성된 복수개의 테스트용 단자들을 형성하여, 패키지의 제조 후에도 각각의 반도체칩 성능 및 신뢰성을 테스트할 수 있는 다중칩 볼 그리드 어레이 패키지 및 그의 테스트 방법에 관한 것이다.The present invention relates to a multichip ball grid array package and a test method thereof. More particularly, the present invention relates to a test pad of a plurality of semiconductor chips on a circuit board of a multichip ball grid array package, and is exposed from an encapsulation unit. The present invention relates to a multi-chip ball grid array package and a test method thereof, by forming a plurality of test terminals formed spaced apart from each other on the circuit board to test the performance and reliability of each semiconductor chip even after fabrication of the package.

일반적으로, 볼 그리드 어레이 패키지는 반도체 칩을 패키징하여 기판 하부의 솔더볼에 의하여 반도체 칩의 입출력단자를 외부와 전기적으로 연결시키기 위한 패키지 구조의 일종으로, 최근 입출력단자가 많은 고성능 반도체 칩에 주로 적용되고 있다.In general, the ball grid array package is a kind of package structure for electrically connecting the input and output terminals of the semiconductor chip to the outside by solder balls in the lower part of the substrate by packaging the semiconductor chip. have.

이러한 볼 그리드 어레이 패키지는 하나의 회로기판에 복수의 칩들을 실장하여 제조할 수 있는데, 이런 패키지를 MCM(Multichip Module) BGA(Ball Grid Array)(이하, '다중칩 볼 그리드 어레이'라 칭함.)패키지라고 통칭한다.Such a ball grid array package can be manufactured by mounting a plurality of chips on a single circuit board, and such a package is referred to as a multichip module (BCM) ball grid array (hereinafter referred to as a multichip ball grid array). Also called a package.

이런 다중칩 볼 그리드 어레이 패키지는 하나의 회로기판 상면에 다기능의 소자들을 본딩하고 전기적으로 연결하고 하면의 어레이된 솔더볼로 인출하기 때문에, 핀수 및 크기를 축소할 수 있는 장점이 있다.Such a multi-chip ball grid array package can reduce the number of pins and the size by bonding and electrically connecting the multi-function devices on the upper surface of one circuit board and drawing the arrayed solder balls on the lower surface.

도 1a 내지 1d는 일반적인 다중칩 볼 그리드 어레이 패키지의 제조 공정 단면도로써, 먼저, 회로기판(10)의 상부에 복수의 반도체 칩(11,12,13)들을 본딩한다.(도 1a)1A to 1D are cross-sectional views illustrating a manufacturing process of a general multi-chip ball grid array package. First, a plurality of semiconductor chips 11, 12, and 13 are bonded to an upper portion of a circuit board 10 (FIG. 1A).

그 다음, 상기 복수의 반도체 칩(11,12,13)들의 입출력 패드와 상기 회로기판(10) 상부에 배선된 전극패드와 와이어(14) 본딩을 수행한다.(도 1b)Next, bonding of the input / output pads of the plurality of semiconductor chips 11, 12, 13, the electrode pads wired on the circuit board 10, and the wire 14 is performed (FIG. 1B).

연이어, 몰딩 공정을 수행하여 상기 복수의 반도체 칩(11,12,13)들과 와이어(14)를 감싸는 봉지부(15)를 상기 회로기판(10) 상부에 형성한다.(도 1c)Subsequently, a molding process is performed to form an encapsulation portion 15 surrounding the plurality of semiconductor chips 11, 12, and 13 and the wire 14 on the circuit board 10 (FIG. 1C).

마지막으로, 상기 복수의 반도체 칩(11,12,13)들의 입출력 패드와 전기적으로 연결되는 상기 회로기판(10) 하부의 솔더랜드들에 복수의 솔더볼(16)을 융착시킨다.(도 1d)Finally, a plurality of solder balls 16 are fused to solder lands under the circuit board 10 that are electrically connected to input / output pads of the plurality of semiconductor chips 11, 12, and 13 (FIG. 1D).

도 2a와 2b는 일반적인 다중칩 볼 그리드 어레이 패키지의 사시도와 저면도로써, 도 2a에 도시된 바와 같이, 회로기판(10)의 상부에는 봉지부(15)가 형성되어 있고, 도 2b를 더 참조하면, 하부에는 복수개의 솔더볼(16)들이 융착되어 있다.2A and 2B are a perspective view and a bottom view of a general multi-chip ball grid array package. As shown in FIG. 2A, an encapsulation portion 15 is formed on an upper portion of the circuit board 10, and see FIG. 2B. On the lower side, a plurality of solder balls 16 are welded to the lower portion.

그러나, 이러한 다중칩 볼 그리드 어레이 패키지는 회로기판 상부의 반도체 소자를 보호하기 위한 상면 몰딩 이후에, 회로기판 하면에 형성된 솔더볼 또는 솔더 랜드만을 통해 테스트 및 솔더링이 가능하기 때문에, 패키징 후 다중칩 볼 그리드 어레이에서는 소자 각각을 테스트하기에는 어려움이 있었다.However, since the multi-chip ball grid array package can be tested and soldered only through solder balls or solder lands formed on the bottom of the circuit board after the top molding to protect the semiconductor devices on the circuit board, the multi-chip ball grid after packaging In the array, it was difficult to test each device.

이에 본 발명은 상기한 바와 같은 문제점을 해결하기 위하여 안출된 것으로, 다중칩 볼 그리드 어레이 패키지의 회로기판 상에서 복수의 반도체 칩들의 테스트용 패드와 각각 전기적으로 접속되고, 봉지부로부터 노출되며, 상기 회로기판에 상호 이격되어 형성된 복수개의 테스트용 단자들을 형성하여, 패키지의 제조 후에도 각각의 반도체칩 성능 및 신뢰성을 테스트할 수 있는 다중칩 볼 그리드 어레이 패키지 및 그의 테스트 방법을 제공하는 데 그 목적이 있다.Accordingly, the present invention has been made to solve the problems described above, and is electrically connected to the test pads of a plurality of semiconductor chips on the circuit board of the multi-chip ball grid array package, respectively, and exposed from the encapsulation unit, the circuit It is an object of the present invention to provide a multi-chip ball grid array package and a test method thereof, by forming a plurality of test terminals formed spaced apart from each other on a substrate to test each semiconductor chip performance and reliability even after fabrication of the package.

상기한 본 발명의 목적을 달성하기 위한 바람직한 양태(樣態)는, 상면의 회로패턴과 하면의 솔더랜드(Solder land)들이 전기적으로 연결되어 있고, 상기 솔더랜드들에 솔더볼들이 융착되어 있는 회로기판과;In order to achieve the above object of the present invention, a circuit board having a circuit pattern on an upper surface and solder lands on a lower surface thereof is electrically connected and solder balls are fused to the solder lands. and;

상기 회로기판의 상부에 본딩된 복수의 반도체 칩들을 감싸는 봉지부와;An encapsulation unit surrounding a plurality of semiconductor chips bonded to the upper portion of the circuit board;

상기 회로기판 상에서 복수의 반도체 칩들의 테스트용 패드와 각각 전기적으로 접속되고, 상기 봉지부로부터 노출되며, 상기 회로기판에 상호 이격되어 형성된 복수개의 테스트용 단자들로 이루어진 것을 특징으로 하는 다중칩 볼 그리드 어레이 패키지가 제공된다.A multi-chip ball grid, comprising a plurality of test terminals electrically connected to test pads of a plurality of semiconductor chips on the circuit board, exposed from the encapsulation unit, and spaced apart from each other on the circuit board. Array packages are provided.

상기한 본 발명의 목적을 달성하기 위한 바람직한 다른 양태(樣態)는, 회로기판 상에서 복수의 반도체 칩들의 테스트용 패드와 각각 전기적으로 접속되고, 봉지부로부터 노출되며, 상기 회로기판에 상호 이격되는 복수개의 테스트용 단자들을 구비하여, 다중칩 볼 그리드 어레이 패키지를 형성하는 단계와;Another preferred aspect for achieving the above object of the present invention is, electrically connected to the test pad of the plurality of semiconductor chips on the circuit board, respectively exposed from the encapsulation portion, and spaced apart from each other on the circuit board. Forming a multichip ball grid array package having a plurality of test terminals;

상기 다중칩 볼 그리드 어레이 패키지를 마더보드(Mother board)用 기판에 실장시키는 단계와;Mounting the multichip ball grid array package on a mother board substrate;

상기 다중칩 볼 그리드 어레이 패키지의 회로기판 측면 하부에 형성되어 있는 테스트용 단자와 상기 마더보드용 기판에 형성되어 있는 테스트용 단자를 전기적으로 연결시켜 상기 마더보드용 기판에 형성되어 있는 테스트용 단자로 상기 복수의 반도체 칩들의 성능을 테스트하는 단계로 이루어진 것을 특징으로 하는 다중칩 볼 그리드 어레이 패키지 테스트 방법이 제공된다.A test terminal formed on the motherboard by electrically connecting the test terminal formed on the lower side of the circuit board of the multi-chip ball grid array package and the test terminal formed on the motherboard. Provided is a multi-chip ball grid array package test method comprising the steps of testing the performance of the plurality of semiconductor chips.

도 1a 내지 1d는 일반적인 다중칩 볼 그리드 어레이 패키지의 제조 공정 단면도이다.1A-1D are cross-sectional views of a manufacturing process of a typical multichip ball grid array package.

도 2a와 2b는 일반적인 다중칩 볼 그리드 어레이 패키지의 사시도와 저면도이다.2A and 2B are perspective and bottom views of a typical multichip ball grid array package.

도 3은 본 발명에 따른 다중칩 볼 그리드 어레이 패키지의 사시도이다.3 is a perspective view of a multichip ball grid array package according to the present invention.

도 4a 내지 4c는 본 발명에 따른 다중칩 볼 그리드 어레이 패키지의 측면도이다.4A-4C are side views of a multichip ball grid array package according to the present invention.

도 5는 도 3의 'A'영역 확대도이다.FIG. 5 is an enlarged view of region 'A' of FIG. 3.

도 6a 내지 6c는 본 발명에 따른 다중칩 볼 그리드 어레이 패키지의 테스트 및 솔더링하는 방법을 설명하는 도면이다.6A-6C illustrate a method of testing and soldering a multichip ball grid array package according to the present invention.

<도면의 주요부분에 대한 부호의 설명><Description of the symbols for the main parts of the drawings>

10 : 회로 기판 11,12,13 : 반도체칩10: circuit board 11, 12, 13: semiconductor chip

14 : 와이어 15 : 봉지부14: wire 15: encapsulation

16 : 솔더볼 20,21,22,23,51 : 테스트용 단자16: solder ball 20, 21, 22, 23, 51: test terminal

50 : 마더보드(Mother board)用 기판 60 : 솔더(Solder)50: Mother board substrate 60: Solder

이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시예를 설명하면 다음과 같다.Hereinafter, exemplary embodiments of the present invention will be described with reference to the accompanying drawings.

도 3은 본 발명에 따른 다중칩 볼 그리드 어레이 패키지의 사시도로서, 상면에 회로패턴이 형성되어 있고, 상기 상면의 회로패턴과 하면의 솔더랜드(Solder land)들이 전기적으로 연결되어 있고, 상기 솔더랜드들에 솔더볼(16)들이 융착되어 있는 회로기판(10)과; 상기 회로기판(10)의 상부에 본딩된 복수의 반도체 칩들을 감싸는 봉지부(15)와; 상기 회로기판(10) 상에서 복수의 반도체 칩들의 테스트용 패드와 각각 전기적으로 접속되고, 상기 봉지부(15)로부터 노출되며, 상기 회로기판(10)에 상호 이격되어 형성된 복수개의 테스트용 단자(20)들로 이루어진다.Figure 3 is a perspective view of a multi-chip ball grid array package according to the present invention, a circuit pattern is formed on the upper surface, the solder land (Solder land) of the lower surface is electrically connected, the solder land A circuit board 10 on which solder balls 16 are fused to each other; An encapsulation unit 15 enclosing a plurality of semiconductor chips bonded to the upper portion of the circuit board 10; A plurality of test terminals 20 electrically connected to test pads of a plurality of semiconductor chips on the circuit board 10, exposed from the encapsulation unit 15, and spaced apart from each other on the circuit board 10. )

도 4a 내지 4c는 본 발명에 따른 다중칩 볼 그리드 어레이 패키지의 측면도로서, 먼저, 도 4a에서는 복수개의 테스트용 단자(21)들이 회로기판(10)의 측면 하부에 형성되어 있고, 도 4b에서는 복수개의 테스트용 단자(22)들이 회로기판(10)의 측면 상부에 형성되어 있다.4A to 4C are side views of the multi-chip ball grid array package according to the present invention. First, in FIG. 4A, a plurality of test terminals 21 are formed on the lower side of the circuit board 10. Test terminals 22 are formed on the upper side of the circuit board 10.

그리고, 도 4c에서는 복수개의 테스트용 단자(23)들이 회로기판(10)의 측면 상부에서 하부까지 연장되어 형성되어 있다.In addition, in FIG. 4C, a plurality of test terminals 23 extend from the upper side to the lower side of the circuit board 10.

도 5는 도 3의 'A'영역 확대도로서, 다중칩 볼 그리드 어레이 패키지의 회로기판(10)에 형성되는 테스트용 단자(20)는 반원통형으로 형성하는 것이 바람직하다.FIG. 5 is an enlarged view of region 'A' of FIG. 3, and the test terminal 20 formed on the circuit board 10 of the multi-chip ball grid array package is preferably formed in a semi-cylindrical shape.

도 6a 내지 6c는 본 발명에 따른 다중칩 볼 그리드 어레이 패키지의 테스트 및 솔더링하는 방법을 설명하는 도면으로서, 다중칩 볼 그리드 어레이 패키지의 회로기판(10)이 마더보드(Mother board)用 기판(50)에 실장되면, 상기 다중칩 볼 그리드 어레이 패키지의 회로기판(10) 측면 하부에 형성되어 있는 테스트용 단자(23)와 상기 마더보드용 기판(50)에 형성되어 있는 테스트용 단자(51)는 솔더(Solder)(60)에 의해 전기적으로 연결된다.(도 6a)6a to 6c illustrate a test and soldering method of a multichip ball grid array package according to the present invention, wherein the circuit board 10 of the multichip ball grid array package is a mother board substrate 50. ), The test terminal 23 formed on the lower side of the circuit board 10 of the multi-chip ball grid array package and the test terminal 51 formed on the motherboard 50 It is electrically connected by solder 60 (FIG. 6A).

여기서, 상기 마더보드용 기판(50)에 형성된 테스트용 단자(51)를 테스트하면, 다중칩 볼 그리드 어레이 패키지에 있는 반도체 칩들의 성능을 알 수 있다.Here, when the test terminal 51 formed on the motherboard 50 is tested, the performance of the semiconductor chips in the multichip ball grid array package may be known.

그리고, 도 6b에 도시된 바와 같이, 다중칩 볼 그리드 어레이 패키지의 회로기판(10) 측면 상부에 테스트용 단자(22)가 형성되어 있으면, 직접적으로 테스트용 탐침(Probe)을 상기 테스트용 단자(22)에 접촉시켜, 테스트할 수 있다.And, as shown in Figure 6b, if the test terminal 22 is formed on the upper side of the circuit board 10 of the multi-chip ball grid array package, the test probe (Probe) directly to the test terminal ( 22) to test.

또한, 도 6c를 참조하여, 다중칩 볼 그리드 어레이 패키지의 회로기판(10) 측면 상부에서 하부까지 연장되어 테스트용 단자(23)가 형성되어 있으면, 상기 테스트용 단자(23)와 상기 마더보드용 기판(50)에 형성되어 있는 테스트용 단자(51)를 솔더(Solder)(60)에 의해 전기적으로 연결시켜, 상기 마더보드용 기판(50)에 형성되어 있는 테스트용 단자(51)로 테스트를 할 수 있다.In addition, referring to Figure 6c, if the test terminal 23 is formed extending from the upper side to the lower side of the circuit board 10 of the multi-chip ball grid array package, the test terminal 23 and the motherboard The test terminal 51 formed on the substrate 50 is electrically connected to each other by solder 60, and the test is performed on the test terminal 51 formed on the motherboard 50. can do.

이 때, 직접적으로 테스트용 탐침(Probe)을 상기 테스트용 단자(23)에 접촉시켜, 테스트할 수 있다.At this time, the test probe (Probe) can be directly contacted with the test terminal (23) for testing.

따라서, 본 발명은 다중칩 볼 그리드 어레이 패키지가 제조된 후에도 각각의반도체 칩들의 성능 및 신뢰성을 테스트할 수 있는 장점이 있다.Therefore, the present invention has the advantage of testing the performance and reliability of each semiconductor chip even after the multi-chip ball grid array package is manufactured.

이상에서 상세히 설명한 바와 같이 본 발명은 회로기판 상에서 복수의 반도체 칩들의 테스트용 패드와 각각 전기적으로 접속되고, 상기 봉지부로부터 노출되며, 상기 회로기판에 상호 이격되어 형성된 복수개의 테스트용 단자들을 형성하여, 패키지의 제조 후에도 각각의 반도체칩 성능 및 신뢰성을 테스트할 수 있는 효과가 발생한다.As described above in detail, the present invention forms a plurality of test terminals electrically connected to test pads of a plurality of semiconductor chips on the circuit board, exposed from the encapsulation unit, and spaced apart from each other on the circuit board. After the fabrication of the package, the effect of testing the performance and reliability of each semiconductor chip is generated.

본 발명은 구체적인 예에 대해서만 상세히 설명되었지만 본 발명의 기술사상 범위 내에서 다양한 변형 및 수정이 가능함은 당업자에게 있어서 명백한 것이며, 이러한 변형 및 수정이 첨부된 특허청구범위에 속함은 당연한 것이다.Although the invention has been described in detail only with respect to specific examples, it will be apparent to those skilled in the art that various modifications and variations are possible within the spirit of the invention, and such modifications and variations belong to the appended claims.

Claims (7)

상면의 회로패턴과 하면의 솔더랜드(Solder land)들이 전기적으로 연결되어 있고, 상기 솔더랜드들에 솔더볼들이 융착되어 있는 회로기판과;A circuit board on which upper circuit patterns and lower solder lands are electrically connected, and solder balls are fused to the solder lands; 상기 회로기판의 상부에 본딩된 복수의 반도체 칩들을 감싸는 봉지부와;An encapsulation unit surrounding a plurality of semiconductor chips bonded to the upper portion of the circuit board; 상기 회로기판 상에서 복수의 반도체 칩들의 테스트용 패드와 각각 전기적으로 접속되고, 상기 봉지부로부터 노출되며, 상기 회로기판에 상호 이격되어 형성된 복수개의 테스트용 단자들로 구성된 다중칩 볼 그리드 어레이 패키지.And a plurality of test terminals electrically connected to test pads of a plurality of semiconductor chips on the circuit board and exposed from the encapsulation unit and spaced apart from each other on the circuit board. 제 1 항에 있어서,The method of claim 1, 상기 복수개의 테스트용 단자들이 회로기판의 측면 하부영역, 측면 상부영역과 측면 상부에서 하부까지 연장된 영역 중 선택된 어느 한 영역에 형성되어 있는 것을 특징으로 하는 다중칩 볼 그리드 어레이 패키지.And the plurality of test terminals are formed in any one selected from a lower side region, a side upper region, and a region extending from an upper side to a lower side of the circuit board. 제 1 항에 있어서,The method of claim 1, 상기 테스트용 단자는 반원통형으로 형성되어 있는 것을 특징으로 하는 다중칩 볼 그리드 어레이 패키지.The test terminal is a multi-chip ball grid array package, characterized in that formed in a semi-cylindrical shape. 회로기판 상에서 복수의 반도체 칩들의 테스트용 패드와 각각 전기적으로 접속되고, 상기 봉지부로부터 노출되며, 상기 회로기판에 상호 이격되는 복수개의 테스트용 단자들을 구비하여, 다중칩 볼 그리드 어레이 패키지를 형성하는 단계와;A plurality of test terminals electrically connected to test pads of a plurality of semiconductor chips on the circuit board, exposed from the encapsulation unit, and spaced apart from each other on the circuit board, thereby forming a multichip ball grid array package. Steps; 상기 다중칩 볼 그리드 어레이 패키지를 마더보드(Mother board)用 기판에 실장시키는 단계와;Mounting the multichip ball grid array package on a mother board substrate; 상기 다중칩 볼 그리드 어레이 패키지의 회로기판 측면 하부에 형성되어 있는 테스트용 단자와 상기 마더보드용 기판에 형성되어 있는 테스트용 단자를 전기적으로 연결시켜 상기 마더보드용 기판에 형성되어 있는 테스트용 단자로 상기 복수의 반도체 칩들의 성능을 테스트하는 단계로 구성된 다중칩 볼 그리드 어레이 패키지의 테스트 방법.A test terminal formed on the motherboard by electrically connecting the test terminal formed on the lower side of the circuit board of the multi-chip ball grid array package and the test terminal formed on the motherboard. And testing the performance of the plurality of semiconductor chips. 제 4 항에 있어서,The method of claim 4, wherein 상기 테스트용 단자는 상기 다중칩 볼 그리드 어레이 패키지의 회로기판 측면 하부영역 또는 측면 상부에서 하부까지 연장된 영역에 형성되어 있는 것을 특징으로 하는 다중칩 볼 그리드 어레이 패키지의 테스트 방법.The test terminal is a test method of the multi-chip ball grid array package, characterized in that formed in the lower region of the circuit board side of the multi-chip ball grid array package or the region extending from the upper side to the lower side. 회로기판 상에서 복수의 반도체 칩들의 테스트용 패드와 각각 전기적으로 접속되고, 상기 봉지부로부터 노출되며, 상기 회로기판에 상호 이격되는 복수개의 테스트용 단자들을 구비하여, 다중칩 볼 그리드 어레이 패키지를 형성하는 단계와;A plurality of test terminals electrically connected to test pads of a plurality of semiconductor chips on the circuit board, exposed from the encapsulation unit, and spaced apart from each other on the circuit board, thereby forming a multichip ball grid array package. Steps; 상기 다중칩 볼 그리드 어레이 패키지를 마더보드(Mother board)用 기판에 실장시키는 단계와;Mounting the multichip ball grid array package on a mother board substrate; 상기 다중칩 볼 그리드 어레이 패키지의 회로기판 측면 하부에 형성되어 있는 테스트용 단자로 상기 복수의 반도체 칩들의 성능을 테스트하는 단계로 구성된 다중칩 볼 그리드 어레이 패키지의 테스트 방법.And testing the performance of the plurality of semiconductor chips with a test terminal formed on a lower side of a circuit board of the multichip ball grid array package. 제 6 항에 있어서,The method of claim 6, 상기 테스트용 단자는 상기 다중칩 볼 그리드 어레이 패키지의 회로기판 측면 상부영역 또는 측면 상부에서 하부까지 연장된 영역에 형성되어 있는 것을 특징으로 하는 다중칩 볼 그리드 어레이 패키지의 테스트 방법.The test terminal is a test method of a multi-chip ball grid array package, characterized in that formed in the upper region of the circuit board side of the multi-chip ball grid array package or the region extending from the upper side to the lower side.
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