KR20040061375A - 액정표시장치용 어레이기판에 형성되는 박막트랜지스터와그 제조방법 - Google Patents
액정표시장치용 어레이기판에 형성되는 박막트랜지스터와그 제조방법 Download PDFInfo
- Publication number
- KR20040061375A KR20040061375A KR1020020087579A KR20020087579A KR20040061375A KR 20040061375 A KR20040061375 A KR 20040061375A KR 1020020087579 A KR1020020087579 A KR 1020020087579A KR 20020087579 A KR20020087579 A KR 20020087579A KR 20040061375 A KR20040061375 A KR 20040061375A
- Authority
- KR
- South Korea
- Prior art keywords
- electrode
- gate
- drain electrode
- gate electrode
- pixel
- Prior art date
Links
- 239000000758 substrate Substances 0.000 title claims abstract description 59
- 239000004973 liquid crystal related substance Substances 0.000 title claims description 43
- 239000010409 thin film Substances 0.000 title claims description 38
- 238000004519 manufacturing process Methods 0.000 title claims description 12
- 239000010410 layer Substances 0.000 claims description 62
- 239000011241 protective layer Substances 0.000 claims description 23
- 238000000034 method Methods 0.000 claims description 21
- 239000011810 insulating material Substances 0.000 claims description 12
- 229910052581 Si3N4 Inorganic materials 0.000 claims description 10
- 229910004298 SiO 2 Inorganic materials 0.000 claims description 10
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 claims description 10
- UMIVXZPTRXBADB-UHFFFAOYSA-N benzocyclobutene Chemical compound C1=CC=C2CCC2=C1 UMIVXZPTRXBADB-UHFFFAOYSA-N 0.000 claims description 10
- HQVNEWCFYHHQES-UHFFFAOYSA-N silicon nitride Chemical compound N12[Si]34N5[Si]62N3[Si]51N64 HQVNEWCFYHHQES-UHFFFAOYSA-N 0.000 claims description 10
- 229910052814 silicon oxide Inorganic materials 0.000 claims description 10
- 239000010408 film Substances 0.000 claims description 7
- AMGQUBHHOARCQH-UHFFFAOYSA-N indium;oxotin Chemical compound [In].[Sn]=O AMGQUBHHOARCQH-UHFFFAOYSA-N 0.000 claims description 6
- 229910052751 metal Inorganic materials 0.000 claims description 6
- 239000002184 metal Substances 0.000 claims description 6
- YVTHLONGBIQYBO-UHFFFAOYSA-N zinc indium(3+) oxygen(2-) Chemical compound [O--].[Zn++].[In+3] YVTHLONGBIQYBO-UHFFFAOYSA-N 0.000 claims description 6
- 239000004020 conductor Substances 0.000 claims description 3
- 238000002161 passivation Methods 0.000 claims description 3
- 150000002739 metals Chemical class 0.000 claims 1
- 244000045947 parasite Species 0.000 abstract 1
- 239000003990 capacitor Substances 0.000 description 14
- 238000003860 storage Methods 0.000 description 8
- 239000011159 matrix material Substances 0.000 description 5
- 239000004065 semiconductor Substances 0.000 description 4
- 230000006866 deterioration Effects 0.000 description 3
- 239000012535 impurity Substances 0.000 description 3
- 239000000463 material Substances 0.000 description 3
- 230000003071 parasitic effect Effects 0.000 description 3
- 238000002834 transmittance Methods 0.000 description 3
- 229910021417 amorphous silicon Inorganic materials 0.000 description 2
- 238000000151 deposition Methods 0.000 description 2
- 230000005684 electric field Effects 0.000 description 2
- 238000007373 indentation Methods 0.000 description 2
- 239000007769 metal material Substances 0.000 description 2
- 230000003287 optical effect Effects 0.000 description 2
- 238000000059 patterning Methods 0.000 description 2
- 238000000206 photolithography Methods 0.000 description 2
- 206010047571 Visual impairment Diseases 0.000 description 1
- 230000005540 biological transmission Effects 0.000 description 1
- 230000015556 catabolic process Effects 0.000 description 1
- 238000006731 degradation reaction Methods 0.000 description 1
- 238000009826 distribution Methods 0.000 description 1
- 239000011521 glass Substances 0.000 description 1
- NJWNEWQMQCGRDO-UHFFFAOYSA-N indium zinc Chemical compound [Zn].[In] NJWNEWQMQCGRDO-UHFFFAOYSA-N 0.000 description 1
- 239000012212 insulator Substances 0.000 description 1
- 230000010287 polarization Effects 0.000 description 1
- 238000009827 uniform distribution Methods 0.000 description 1
Classifications
-
- G—PHYSICS
- G02—OPTICS
- G02F—OPTICAL DEVICES OR ARRANGEMENTS FOR THE CONTROL OF LIGHT BY MODIFICATION OF THE OPTICAL PROPERTIES OF THE MEDIA OF THE ELEMENTS INVOLVED THEREIN; NON-LINEAR OPTICS; FREQUENCY-CHANGING OF LIGHT; OPTICAL LOGIC ELEMENTS; OPTICAL ANALOGUE/DIGITAL CONVERTERS
- G02F1/00—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics
- G02F1/01—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics for the control of the intensity, phase, polarisation or colour
- G02F1/13—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics for the control of the intensity, phase, polarisation or colour based on liquid crystals, e.g. single liquid crystal display cells
- G02F1/133—Constructional arrangements; Operation of liquid crystal cells; Circuit arrangements
- G02F1/136—Liquid crystal cells structurally associated with a semi-conducting layer or substrate, e.g. cells forming part of an integrated circuit
-
- G—PHYSICS
- G02—OPTICS
- G02F—OPTICAL DEVICES OR ARRANGEMENTS FOR THE CONTROL OF LIGHT BY MODIFICATION OF THE OPTICAL PROPERTIES OF THE MEDIA OF THE ELEMENTS INVOLVED THEREIN; NON-LINEAR OPTICS; FREQUENCY-CHANGING OF LIGHT; OPTICAL LOGIC ELEMENTS; OPTICAL ANALOGUE/DIGITAL CONVERTERS
- G02F1/00—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics
- G02F1/01—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics for the control of the intensity, phase, polarisation or colour
- G02F1/13—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics for the control of the intensity, phase, polarisation or colour based on liquid crystals, e.g. single liquid crystal display cells
- G02F1/133—Constructional arrangements; Operation of liquid crystal cells; Circuit arrangements
- G02F1/1333—Constructional arrangements; Manufacturing methods
- G02F1/1343—Electrodes
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
- H01L27/12—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body
- H01L27/1214—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body comprising a plurality of TFTs formed on a non-semiconducting substrate, e.g. driving circuits for AMLCDs
-
- G—PHYSICS
- G02—OPTICS
- G02F—OPTICAL DEVICES OR ARRANGEMENTS FOR THE CONTROL OF LIGHT BY MODIFICATION OF THE OPTICAL PROPERTIES OF THE MEDIA OF THE ELEMENTS INVOLVED THEREIN; NON-LINEAR OPTICS; FREQUENCY-CHANGING OF LIGHT; OPTICAL LOGIC ELEMENTS; OPTICAL ANALOGUE/DIGITAL CONVERTERS
- G02F1/00—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics
- G02F1/01—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics for the control of the intensity, phase, polarisation or colour
- G02F1/13—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics for the control of the intensity, phase, polarisation or colour based on liquid crystals, e.g. single liquid crystal display cells
- G02F1/133—Constructional arrangements; Operation of liquid crystal cells; Circuit arrangements
- G02F1/136—Liquid crystal cells structurally associated with a semi-conducting layer or substrate, e.g. cells forming part of an integrated circuit
- G02F1/1362—Active matrix addressed cells
- G02F1/136277—Active matrix addressed cells formed on a semiconductor substrate, e.g. of silicon
- G02F1/136281—Active matrix addressed cells formed on a semiconductor substrate, e.g. of silicon having a transmissive semiconductor substrate
Landscapes
- Physics & Mathematics (AREA)
- Nonlinear Science (AREA)
- Engineering & Computer Science (AREA)
- General Physics & Mathematics (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Power Engineering (AREA)
- Mathematical Physics (AREA)
- Chemical & Material Sciences (AREA)
- Crystallography & Structural Chemistry (AREA)
- Optics & Photonics (AREA)
- Computer Hardware Design (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- Liquid Crystal (AREA)
- Thin Film Transistor (AREA)
Abstract
본 발명은 액정표시장치용 어레이기판에 형성되는 박막트렌지스터와 그 제작방법에 관한 것이다. 좀더 상세히 설명하면, 본 발명은 상기 어레이기판을 구성하는 박막트랜지스터의 구성 중 게이트전극과 소스전극 및 드레인전극의 구조를 개선하여, 상기 드레인전극과 게이트전극 간에 생성되는 기생용량(Cgs)의 변동을 최소화하여 잔상 또는 화소간의 불균일을 개선하는 것을 목적으로 한다. 본 발명과 같은 구성에서는 어레이기판의 제작 공정 중 드레인전극의 오정렬(misalignment) 또는 위치변동(shift)이 발생하더라도 상기 게이트전극과 드레인전극의 겹침 면적의 변동량이 없어 Cgs의 변동량은 없게 되며, 화질에 영향을 미치지 않게 된다. 본 발명에 따는 액정표시장치는 안정한 동작특성과 화질을 개선하는 효과가 있다.
Description
본 발명은 액정표시장치(liquid crystal display device)에 관한 것으로, 상세하게는 게이트전극(gate electrode)과 드레인전극(drain electrode)사이에 형성되는 케패시턴스(capacitance)를 일정하게 유지되도록 설계된 박막트랜지스터를 포함하는 액정표시장치용 어레이기판(array substrate)과 그 제조방법에 관한 것이다.
최근 정보화 시대를 맞이하여 박형화, 경량화, 저 소비전력화 등의 우수한 특성을 가지는 평판 표시장치(flat panel display)의 필요성이 대두되었고, 이에 해상도, 컬러표시, 화질 등에서 특히 우수한 액정표시장치(liquid crystal display)가 개발되어, 노트북(potable computer)이나 데스크탑(desktop)모니터(monitor) 등에 활발하게 적용되고 있다.
액정표시장치란 각각 일면에 화소전극을 가지는 하부 어레이기판(lower substrate)과 공통전극을 가지는 상부 공통전극기판(upper substrate)을 구비하여, 이들 전극을 서로 마주보도록 배열한 상태에서 그 사이에 액정을 충진하여 구성한다. 상기 충진된 액정은 광학적 이방성과 분극성질을 가지고 있어서, 서로 대향되는 두 전극에 전압을 인가하게 되면 발생된 전기장의 변화에 의해 구동하게 된다. 즉, 액정은 구조가 가늘고 길기 때문에 분자의 배열에 방향성을 갖고 있으며, 인위적으로 액정에 전기장을 인가하여 분자배열의 방향을 제어할 수 있다. 이에 따라 달라지는 빛의 투과율을 통해 화상을 표현하는 장치가 액정표시장치인 것이다.
따라서 상기 액정의 분자배열 방향을 임의로 조절하면, 액정의 분자배열이 변하게 되고, 광학적 이방성에 의하여 상기 액정의 분자 배열 방향으로 빛이 굴절하여 화상정보를 표현할 수 있다.
현재에는 박막 트랜지스터와 박막 트랜지스터에 연결된 화소전극이 행렬 방식으로 배열된 능동행렬 액정 표시장치(Active Matrix LCD : AM-LCD)가 해상도 및 동영상 구현능력이 우수하여 가장 주목받고 있다.
일반적으로 액정 표시장치를 구성하는 기본적인 부품인 액정 패널의 구조를 살펴보면 이하 도 1에서 도시한 바와 같은 구성을 가지고 있다.
도 1은 일반적인 컬러액정표시장치를 도시한 분해 사시도이다.
도시한 바와 같이, 일반적인 액정표시장치는 블랙매트릭스(6)와 서브컬러필터(적, 녹, 청)를 포함한 컬러필터(7)와 컬러필터 상에 투명한 공통전극(18)이 형성된 상부기판(5)과, 화소영역(P)과 화소영역 상에 형성된 화소전극(17)과 스위칭소자(T)를 포함한 어레이배선이 형성된 하부기판(20)으로 구성되며, 상기 상부기판(5)과 하부기판(20) 사이에는 액정(14)이 충진되어 있다.
상기 하부기판(20)은 어레이기판(array substrate)이라고도 하며, 스위칭 소자인 박막트랜지스터(T)가 매트릭스형태(matrix type)로 위치하고, 이러한 다수의 박막트랜지스터를 교차하여 지나가는 게이트배선(13)과 데이터배선(15)이 형성된다.
상기 화소영역(P)은 상기 게이트배선(13)과 데이터배선(15)이 교차하여 정의되는 영역이다. 상기 화소영역(P)상에 형성되는 화소전극(17)은 인듐-틴-옥사이드(indium-tin-oxide : ITO) 또는 인듐-징크-옥사이드(indium-zinc-oxide : IZO)와 같이 빛의 투과율이 비교적 뛰어난 투명도전성 금속을 사용한다.
전술한 바와 같이 구성되는 액정표시장치는 상기 화소전극(17)상에 위치한 액정층(14)이 상기 박막트랜지스터(T)로부터 인가된 신호에 의해 배향되고, 상기 액정층의 배향정도에 따라 상기 액정층(14)을 투과하는 빛의 양을 조절하는 방식으로 화상을 표현할 수 있다.
도 2는 종래에 따른 액정표시장치용 어레이기판의 하나의 화소를 도시한 확대 평면도이다.
어레이기판(20)은 도시한 바와 같은 다수개의 화소(P)가 매트릭스(matrix)형태로 구성되며, 화소는 스위칭소자인 박막트랜지스터(thin film transistor)(T)와 화소전극(pixel electrode)(17)과 보조용량인 스토리지 캐패시터(storagecapacitor)(C)로 구성된다.
도 2에 도시한 액정 표시장치용 어레이기판(20)은 일 방향으로 연장된 게이트 배선(13)과, 게이트배선(13)과 바람직하게는 수직하게 교차하여 화소영역(P)을 정의하며 연장된 데이터 배선(15)을 포함한다.
상기 박막트랜지스터(T)는 게이트전극(26)과 소스전극(28)과 드레인전극(30)과 액티브층(active layer)(24)으로 구성되고, 상기 소스전극(28)은 데이터배선(15)과 연결되며 상기 게이트전극(26)은 상기 데이터배선(15)과 교차하여 화소영역(P)을 정의하는 게이트배선(13)과 연결되도록 구성된다. 상기 소스전극(28)은 상기 데이터배선(15)에서 돌출 형성되어 있으며, 상기 드레인전극(30)은 소스전극(112)과 소정 간격 이격되어 형성된다. 또한, 드레인전극(30)은 제 1 콘택홀(first contact hole)(32)을 통해 화소전극(17)과 연결되어 있다.
상기 돌출형태의 소스전극(28)은 ㄷ자 형상으로 구성되어 게이트전극(26) 및 액티브층(24) 상부에 위치하며, 상기 드레인전극(30)은 상기 ㄷ자 형사의 만입부의 안쪽에는 상기 소스전극(28)과 소정간격 이격하여 위치하는 드레인전극(30)이 위치한다. 또한, 게이트전극(26)의 상부 및 소스/드레인전극(28, 30)의 하부에는 액티브층(24)이 위치하여 소스전극(28)과 드레인전극(30) 사이에 채널영역(channel region)을 형성한다.
이때, 상기 액티브층(24)은 데이터배선(15)과 평면적으로 겹쳐 형성되는 구조를 취하고 있다. 또한, 액티브층(24)은 게이트전극(26)을 지나 상기드레인전극(30)의 하단까지 연장된 구조를 가지고 있다.
상기 스토리지 캐패시터(C)는 스토리지 온 게이트(storage on gate)구조이다. 즉, 게이트배선(13)의 상부에 화소전극(17)과 제 2 콘택홀(second contact hole)(34)을 통해 연결된 캐패시터전극(capacitor electrode)(29)을 형성하여 화소전극(17)과 그 하부의 게이트배선(15)이 스토리지 캐패시터(C)의 상/하 전극이 되어 M/I/M(metal/insulator/metal)으로 형성된 구조이다.
상기 도 2와 같은 형상을 갖는 어레이기판의 적층구조에 대해 도 2에서 III-III의 선을 따라 자른 단면도인 도 3을 참조하여 설명하도록 한다.
도 2 및 도 3에 도시한 바와 같이, 액정 표시 장치용 어레이 기판에서는 투명한 절연 기판(20) 위에 가로 방향을 가지는 게이트배선(13)과, 게이트배선(13)에서 연장된 게이트 전극(26)이 형성되어 있다.
게이트배선(13)과 게이트전극(26) 상부에는 게이트절연막(14)이 형성되어 있으며, 그 위에 액티브층(24)과 오믹 콘택층(ohmic contact layer)(25)이 순차적으로 형성되어 있다. 또한 화소영역(P)에는 액티브층(24) 및 오믹 콘택층(25)과 같은 물질로 이루어진 반도체 아일랜드(semiconductor island)(24a, 25a)가 형성되어 있다. 이들 반도체 아일랜드(24a, 25a)는 게이트배선(14)에 의해 형성된 단차를 제거해주는 역할을 수행하여, 이후 캐패시터전극(29)이 형성될 때 캐패시터전극(29)이 단차를 가지지 않게 하는 역할을 수행하는 것이다.
오믹 콘택층(25) 위에는 게이트배선(13)과 직교하는 데이터 배선(15), 데이터 배선(15)에서 연장된 ㄷ자 형상의 소스전극(28), 게이트전극(26) 위에서 ㄷ자형상의 소스전극(28)의 만입부에 위치하는 드레인 전극(30)을 형성한다. 또한, 게이트배선(13)의 상부에는 게이트 배선(13)과 중첩하는 캐패시터전극(29)이 형성되어 있다.
데이터 배선(15)과 소스 및 드레인 전극(28, 30), 그리고 캐패시터전극(29)은 보호층(31)으로 덮여 있으며, 보호층(31)은 드레인전극(30)과 캐패시터전극(29)을 각각 드러내는 제 1 및 제 2 콘택홀(32, 34)을 가진다.
게이트배선(13)과 데이터 배선(15)이 교차하여 정의되는 화소영역(P)의 보호층(31) 상부에는 인듐-틴-옥사이드(indium-tin-oxide ; 이하 ITO라고 함) 또는 인듐-징크-옥사이드(indium-zinc-oxide ; 이하 IZO라고 함)로 이루어진 화소 전극(17)이 형성되어 있는데, 화소전극(17)은 제 1 및 제 2 콘택홀(32, 34)을 통해 각각 드레인전극(30) 및 캐패시터전극(29)과 연결되어 있다. 이러한 어레이기판에서 콘택홀(32, 34)은 보호층(31)을 증착하고 사진 식각함으로써 형성된다.
이와 같은 구성을 가지는 어레이기판의 동작특성은 상기 스위칭 소자인 박막트랜지스터(T)의 동작특성과 상기 스토리지 커패시터(C)의 충전용량에 영향을 받는다. 따라서 어레이기판을 설계할 때 중요한 부분이 상기 박막트랜지스터와, 상기 스토리지 캐패시터의 구조와 형상이다.
도 2 및 도 3의 박막트랜지스터(T)의 구조에 관해서는 박막트랜지스터(T)의 확대도인 도 4를 참조하여 좀더 상세히 설명한다. 일반적으로 상기 박막트랜지스터(T)는 소스전극(28)과 드레인전극(30)사이에 존재하는 액티브채널의 폭(channel width)(W)과 액티브채널의 길이(channel length)(L)에 따라 동작특성이 달라지는문제가 있으며, 드레인전극(30)과 게이트전극(26)사이의 겹침 면적에 의해 발생하는 기생캐패시턴스(parasitic capacitance)인 Cgs의 변동량을 줄이는 문제도 발생하여, 상기 박막트랜지스터를 설계하는데 이 같은 두문제가 가장 큰 과제로 대두되고 있다.
상기 Cgs값은 이하 식 (1)에 의해 계산될 수 있다.
--------- (1)
이때, 상기 Ags는 상기 게이트전극(26)과 드레인전극(30)이 겹치는 면적(M)을 나타내며, 상기 dgs는 상기 게이트전극(26)과 드레인전극(30)간의 거리를 의미한다. 따라서 상기 게이트전극(26)과 드레인전극(30)의 겹치는 면적이 작을수록 바람직한 구성임을 알 수 있다.
또한, 상기 Cgs는 교류로 구동하는 어레이기판에서 액정을 열화시키고, 잔상을 유발하는 주된 원인인 직류성분의 오프셋 전압(ΔVP)과 밀접한 관련을 가진다.
상기 Cgs와 ΔVP와 관계는 이하 식 (2)에 의해 알 수 있다.
------- (2)
전술한 식에서 상기 VGH는 게이트배선에 걸리는 신호전압의 최고치이며, 전압VGL은 게이트배선에 걸리는 전압의 최저치이고, 전압 Vg는 게이트전극에 걸리는 전압이고, 상기 CLC+CST+Cgs는 전체 용량으로서 CT로 나타낼 수 있다. 이때, 상기 Cgs는 게이트전극과 드레인전극간의 기생용량이며, 상기 CST는 스토리지 커패시터 보조용량이고, 상기 CLC는 액정용량을 나타낸다.
상기 식 (2)에 의해 상기 오프셋 전압값(ΔVP)은 상기 게이트전극과 드레인전극 사이에 발생하는 Cgs값에 비례한다는 결론을 얻을 수 있다. 따라서 상기 Cgs값은 작을수록 어레이기판의 동작특성이 바람직하다. 박막트랜지스터(T)의 구성 상 상기 Cgs값은 항상 존재하게 되며, 일반적으로 상기 Cgs값이 일정하다는 가정아래 공통전압을 이용하여 상기 ΔVP값을 보정하게 된다.
그러나 상기 식 (2)에서 CLC와 CST값은 그 변동폭이 적으며 어느 일정한 값을 갖는 반면, 게이트전극(26)과 드레인전극(30) 간의 겹침면적(M)에 의해 결정되는 Cgs값은 드레인전극(30)이 패턴되어 형성될 때 도 3에서 좌우(左右) 오정렬(misalignment) 또는 좌우(左右)변동(shift)에 의해 큰 변동폭을 가지는 것이 현실이다. 결과적으로 상기 Cgs값의 변동으로 인한 ΔVP값이 달라진다.
패널(panel) 위치별 ΔVP값의 분포가 균일하지 못하고 그 차이가 클 경우, VLC(액정에서의 전압)역시 위치별로 차이가 나게 되므로 광 투과량의 위치별 불균형을 초래한다. 이는 최적 설계를 어렵게 하여 국부적 플리커(flicker) 악화 등과 같은 화질 저하를 야기하게 된다. 결과적으로, 제대로 된 보정을 할 수 없으므로 화면에 잔상 또는 화소간의 불균일이 발생하게 된다.
따라서 상기 Cgs값을 일정하게 유지하는 것 또한 중요하다. 전술한 바와 같은 여러 요인을 고려할 때, 종래의 구성은 만약 공정 상 오차 또는 변동이 발생하면 게이트전극과 드레인전극 사이의 겹침면적이 변할 수 있는 구조이다. 따라서 전술한 바와 같은 문제를 해결하기 위해, 본 발명은 Cgs값의 변동량이 적은 새로운 구조의 액정표시장치용 어레이기판을 제안하는데 그 목적이 있다.
도 1은 일반적인 컬러 액정표시장치를 도시한 분해 사시도이고,
도 2는 종래에 따른 액정표시장치용 어레이기판의 하나의 화소를 도시한 확대 평면도이고,
도 3은 도 2에서 III-III의 선을 따라 자른 단면으로 종래의 어레이기판의 적층구조를 나타내고 있고,
도 4 도 2 및 도 3의 박막트랜지스터의 확대도이고,
도 5는 본 발명에 따른 어레이기판에 기판에 형성된 화소의 박막트랜지스터를 중심으로 도시한 확대 평면도이고,
도 6은 도 5의 VI-VI선을 따라 자른 단면도도로서 본 발명에 따른 박막트랜지스터의 적층구조를 나타내고 있고,
도 7은 도 5의 박막트랜지스터부분을 확대하여 도시한 평면도이고,
도 8a 내지 도 8e는 본 발명에 따른 박막트랜지스터를 기판상에 형성하는 제조과정을 도시한 것으로 도 5의 VI-VI 선을 따라 자른 단면에 해당한다.
<도면의 주요부분에 대한 부호의 간단한 설명>
110 : (투명)기판 121 : 게이트배선
122 : 게이트전극 130: 게이트 절연막
141 : 액티브층 151, 152 : 오믹 콘택층
162 : 소스전극 163 : 드레인전극
181 : 화소전극 170 : 보호층
181a : 화소전극 돌출부 171 : 드레인 콘택홀
전술한 바와 같은 목적을 달성하기 위한 본 발명에 따른 액정표시장치용 어레이기판은 기판과; 상기 기판 상에 구성되며 일부다 게이트전극으로 활용되는 게이트 배선과; 상기 게이트전극을 포함하는 게이트배선과 교차하여 화소영역을 정의하는 데이터배선과; 상기 게이트전극과, 액티브층과, 소스전극및 드레인전극을 포함하는 박막트랜지스터에 있어서, 상기 소스전극은 상기 데이터배선에서 상기 게이트전극위로 연장되어 형성되어 있으며, 상기 드레인전극은 상기 게이트전극 위에서 게이트전극영역 안에 위치하여 소스전극과 일정한 간격을 두고 ㄴ자 모양의 채널영역을 형성하는 박막트랜지스터와; 상기 화소영역에 위치하여 투명 화소전극 및 화소전극에서 드레인적극 상부로 연장되어 드레인전극과 접촉하는 화소전극 돌출부를 포함하는 액정표시장치용 어레이기판.
상기 액정표시장치용 어레이기판은 상기 게이트전극 및 게이트배선을 덮도록 기판상에 형성된 게이트 절연막을 더욱 포함하는 것을 특징으로 한다. 상기 게이트 절연막은 질화실리콘(SiNX) 및 산화실리콘(SiO2)이 포함된 무기절연물질 그룹 중 선택된 하나인 것을 특징으로 한다.
상기 액티브층은 연장부를 가지며, 상기 연장부는 상기 데이터배선과 평면적으로 겹쳐 형성된 것을 특징으로 한다. 상기 드레인전극은 상기 게이트전극영역 안에 형성된 액티브층 상부에 형성되고, 상기 액트브층 영역안에 위치하는 것을 특징으로 한다.
상기 화소전극과 상기 박막트랜지스터 사이에 보호층을 더욱 포함하는 것을 특징으로 한다. 상기 보호층은 드레인전극의 일부를 드러내는 콘택홀을 포함하며, 상기 콘택홀을 통해 상기 화소전극의 돌출부는 드레인전극과 접촉하는 것을 특징으로 한다. 상기 보호층은 질화실리콘(SiNx) 과 산화실리콘(SiO2)이 포함된 무기절연물질 그룹 중 선택된 하나인 것을 특징으로 한다. 또한, 상기 보호층은 벤조사이클로부텐(BCB)를 포함하는 유기절연물질인 것을 특징으로 한다.
투명 화소전극은 인듐-틴-옥사이드(ITO)와 인듐-징크-옥사이드(IZO)로 구성된 투명 도전성 물질 그룹 중 선택된 하나인 액정표시장치용 어레이기판.
본 발명의 특징에 따른 액정표시장치용 어레이기판 제조방법은 기판을 준비하는 단계와; 상기 기판 상에 게이트전극을 포함한 게이트배선을 형성하는 단계와; 상기 기판 상에 게이트전극 및 게이트배선을 덮는 게이트 절연막을 형성하는 단계와; 상기 게이트전극 상부에 위치하는 액티브층을 형성하는 단계와; 상기 게이트배선과 교차하여 화소영역을 정의하는 데이터배선과, 상기 데이터배선에서 돌출 되어 상기 게이트전극상부로 연장되는 소스전극과, 상기 소스전극과 일정 간격을 이루고 있으며 게이트전극 상부에서 게이트전극영역 안에 위치하도록 드레인전극을 형성하는 단계와; 상기 데이터배선과 상기 소스전극 및 상기 드레인전극을 덮으며, 상기 드레인전극의 일부를 드러내는 콘택홀을 포함하는 보호층을 형성하는 단계와; 상기 보호층 상부 상기 화소영역에 상기 드레인 전극과 상기 콘택홀을 통해 접촉도록, 상기 드레인전극 상부로 연장된 돌출부를 포함하는 투명 화소전극을 형성하는 단계를 포함하는 것을 특징으로 한다.
상기 드레인전극과 상기 소스전극은 ㄴ자 모양의 채널영역을 형성하는 것을 특징으로 한다. 상기 게이트 절연막은 질화실리콘(SiNX) 및 산화실리콘(SiO2)이 포함된 무기절연물질 그룹 중 선택된 하나인 것을 특징으로 하며, 상기 액티브층 형성단계는 상기 액티브층이 데이터배선과 평면적으로 겹쳐지도록 연장부를 형성하는 것을 특징으로 한다.
상기 소스전극 및 드레인전극은 상기 게이트배선 상에 구성되는 것을 특징으로 한다. 상기 드레인전극은 상기 게이트전극 영역안에 형성된 액티브층 상부에형성되고, 상기 액트브층 영역안에 위치하는 것을 특징으로 하며, 상기 투명전극은 인듐-틴-옥사이드(ITO)와 인듐-징크-옥사이드(IZO)등이 포함된 투명 도전성 금속그룹 중 선택된 하나인 것을 특징으로 한다.
상기 보호층은 질화실리콘(SiNx)과 산화실리콘(SiO2)이 포함된 무기절연물질 그룹 중 선택된 하나이거나, 벤조사이클로부텐(BCB)를 포함하는 유기절연물질인 것을 특징으로 한다.
이하, 첨부한 도면을 참조하여 본 발명에 따른 바람직한 박막트랜지스터의 구조 및 그 제조방법에 대해 상세히 설명한다.
도 5는 본 발명에 따른 어레이기판에 기판에 형성된 화소의 박막트랜지스터를 중심으로 도시한 확대 평면도이고, 도 6은 도 5의 VI-VI선을 따라 자른 단면도도로서 본 발명에 따른 박막트랜지스터의 적층구조를 나타내고 있다.
도 5 도시한 바와 같이, 유리와 같이 투명한 절연 기판(110) 위에 가로방향을 가지는 게이트배선(121)과 게이트배선(121)에 실질적으로 수직하게 교차하는 데이터배선(161)이 세로방향으로 위치하고 있다. 게이트배선(121)과 데이터배선(161)이 위치하는 곳에서는 박막트랜지스터(T)가 위치하고 있다. 박막트랜지스터(T)는 도 5 및 도 6에서 도시하고 있는 바와 같이 게이트배선(121)의 일부가 게이트전극(122)으로 이용되고 있다. 게이트전극(122)을 포함하고 가로방향으로 연장된 게이트배선(121)이 기판(110)상에 형성되어 있다.
게이트 배선(121)과 게이트 전극(122) 상부에는 실리콘 질화막(SiNX)이나 실리콘 산화막(SiO2)으로 이루어진 게이트 절연막(130)이 형성되어 있으며, 그 위에 액티브층(141)과 오믹 콘택층(151, 152)이 순차적으로 형성되어 있다. 액티브층(141)과 오믹콘택층(151, 152)은 게이트전극(122) 상부에 위치하며 도 5와같이 평면적으로 보았을 때, 게이트전극(122)의 영역을 벗어나지 않는다. 또한, 액티브층(141)은 데이터배선(161)과 평면적으로 겹쳐지게 연장되어 형성된다.
오믹 콘택층(151, 152) 위에는 게이트배선(121)과 직교하는 데이터배선(161), 데이터배선(161)에서 연장된 소스전극(162), 게이트전극(122)을 중심으로 소스전극(162)과 마주 대하고 있는 드레인전극(163)이 형성되어 있다. 소스전극(162)은 데이터배서(161)에서 게이트배선(121)의 연장방향으로 게이트전극(122)의 상부에 형성된다. 드레인전극(163)은 액티브층(141) 상부에 형성되며, 도 5와 같이 평면적으로 액티브층(141)의 영역을 벗어나지 않고 그 영역안에 형성된다.
데이터배선(161)과 소스 및 드레인전극(162, 163)은 보호층(170)으로 덮여 있으며, 보호층(170)은 드레인전극(163)을 각각 드러내는 콘택홀(171)을 가진다.
게이트배선(121)과 데이터배선(161)이 교차하여 정의되는 화소영역(P)의 보호층(170) 상부에는 화소전극(181)이 형성되어 있는데, 화소전극(181)은 콘택홀(171)을 통해 드레인전극(162)과 연결되어 있다. 여기서, 화소전극(181)은 드레인전극(163) 상부로 연장된 돌출부(181a)를 가지고 있는데, 실질적으로 이 돌출부(181)가 콘택홀(171)을 통해 드레인전극(162)과 연결되어 있다.
한편, 본 발명의 도 5에는 도시하지 않았지만, 도 2 및 도 3과 같이 스토리지 캐패시터(storage capacitor)(C)를 게이트 배선(121) 상부에 형성할 수 있다.
도 7은 도 5의 박막트랜지스터(T)부분을 확대하여 도시한 평면도이다.
도시한 바와 같이, 박막트랜지스터(T)는 게이트배선(121)의 일부를 활용하여 게이트전극(122)을 구성한다. 액티브층(141) 및 소스전극(162)과 드레인전극(163)은 평면적으로 보았을 때, 게이트 전극의 영역을 벗어나지 않고 그 안에 구성되어 있다. 또한 화소전극(181)의 돌출부(181a)는 드레인전극(163)의 상부로 연장되어 콘택홀(171)을 통해 드레인전극(163)과 접촉한다. 이와 같은 구성에서, 소스전극(162)과 드레인전극(163) 사이의 채널영역(channel region)은 ㄴ자 모양을 가지게 되며, 채널영역은 넓은 채널넓이(W)와 짧은 채널길이(L)를 가지게 된다.
상기 박막트랜지스터(T)의 구조에서 드레인전극(163)은 게이트전극(122)의 상부에 위치하는 구조(drain pattern on gate pattern)인데, 이와 같은 구조에서는 드레인전극(163)이 게이트전극(122)의 영역을 벗어나지 않는 한 기생캐패시턴스(parasitic capacitance)인 Cgs값은 변동하지 않는다. 제조공정 중에 드레인전극(163)이 상하좌우로 오정렬(misalignment) 되거나 변동(shift)되더라도, 게이트전극(122)의 영역안에만 위치한다면, 균일한 Cgs값을 얻을 수 있다. 그러므로 상기 식 (2)에서도 일정한 ΔVP값을 얻을 수 있게 되는 것이다. 결론적으로 상기 Cgs값의 변동으로 인한 ΔVP값이 달라지는 경우는 없으며, 균일한 ΔVP값의 분포로 투과량의 위치별 불균형을 막을 수 있다. 이는 국부적 플리커(flicker) 악화등과 같은 화질 저하는 일어나지 않는 다는 것을 의미한다.
또한, 도 7에서 화소전극(181)의 돌출부(181a)와 하부의 게이트전극(122)의 겹침(R)에 의해 추가적인 캐패시턴스(capacitance)가 형성될 수 있으나, 돌출부(181a)와 게이트전극(122)의 겹침면적(R)은 일정하며 상하좌우로 돌출부(181a)가 움직이더라도 변동이 없다. 그러므로 이 추가적인 캐패시턴스는 일정한 값을 가지며 Cgs의 값에는 영향을 주지 못하여 Cgs값도 일정하게 유지 된다. 또한, 도 6에서 알 수 있듯이, 화소전극(181)의 돌출부(181a)와 게이트전극(122) 사이에는 게이트절연막(130) 및 보호층(170)이 형성되어 있어서, 돌출부(181a)와 게이트전극(122) 사이에 발생하는 캐패시턴스는 매우 작은 값을 가지게 되고 Cgs값에는 영향을 미치지 않게 된다.
이상과 같은 박막트랜지스터의 제조과정에 대해 도 8a 내지 도 8e를 참조하여 설명하겠다.
도 8a 내지 도 8e는 본 발명에 따른 박막트랜지스터를 기판상에 형성하는 제조과정을 도시한 것으로 도 5의 VI-VI 선을 따라 자른 단면에 해당한다.
도 8a에 도시한 바와 같이, 기판(110) 상에 금속 물질을 증착하고 마스크를 이용하여 패터닝함으로써, 게이트 배선(도 5의 121)과 게이트 전극(122)을 형성한다. 여기서, 금속 물질은 기판(110)과의 접착력이 우수하고 저항이 비교적 작은 물질로 형성하는 것이 좋다.
다음, 도 8b에 도시한 바와 같이 게이트절연막(130), 비정질 실리콘, 불순물이 함유된 비정질 실리콘을 순차적으로 증착한 후, 마스크를 이용한 사진 식각(photolithography)공정으로 게이트 전극(122) 상부에 액티브층(141)과 불순물 반도체층(153)을 형성한다.
이어, 도 8c에 도시한 바와 같이 금속층을 증착하고 마스크를 이용하여 패터닝(patterning)함으로써, 데이터 배선(도 5의 161)과 소스 전극(162), 드레인 전극(163)을 형성한다. 이어서, 소스 전극(162)과 드레인 전극(163) 사이에 드러난 불순물 반도체층(153)을 식각하여 오믹 콘택층(151, 152)을 완성한다. 그러므로 도 7과 같은 ㄴ자 모양의 채널영역(channel region)이 생성된다.
다음, 도 8d에 도시한 바와 같이 실리콘 질화막(SiNX)이나 실리콘 산화막(SiO2) 또는 유기 절연막(benzocyclobutene ; BCB)으로 보호층(170)을 증착하고 마스크를 이용하여 보호층(170)을 패터닝(patterning)함으로써, 드레인 전극(163)을 드러내는 콘택홀(171)을 형성한다.
다음, 도 8e에 도시한 바와 같이 ITO 또는 IZO와 같은 투명 도전 물질을 증착하고 마스크를 이용하여 패터닝함으로써, 콘택홀(171)을 통해 드레인 전극(163)과 접촉하는 화소전극(181)을 형성한다. 이때 화소전극(181)은 화소영역(도 5의 P)에 형성되며, 드레인전극(163) 상부로 연장된 돌출부(181a)를 포함하도록 패턴된다.
이와 같이 구성하면, 어레이기판의 제작 공정 중 드레인전극(163)의 오정렬(misalignment) 또는 위치변동(shift)이 발생하더라도 상기 게이트전극(122)과 드레인전극(163)의 겹침 면적의 변동량이 없어 Cgs의 변동량은 없게 되며, 화질에 영향을 미치지 않게 된다.
본 발명에 따른 액정표시장치용 박막트랜지스터는 드레인전극이 게이트배선의 일부인 게이트전극의 영역 안에 형성되어, 드레인전극의 제작공정 중 위치상의 변동이 발생하더라도 상기 드레인전극과 게이트전극간의 겹침면적의 변동이 발생하지 않기 때문에 화질이 안정한 액정표시장치를 얻을 수 있다. 즉, 오정렬이 발생하더라도 Cgs의 변동량이 없기 때문에 액정패널의 안정한 동작특성과 액정패널의 화질을 개선하는 효과가 있다.
Claims (20)
- 기판과;상기 기판 상에 구성되며 일부다 게이트전극으로 활용되는 게이트 배선과;상기 게이트전극을 포함하는 게이트배선과 교차하여 화소영역을 정의하는 데이터배선과;상기 게이트전극과, 액티브층과, 소스전극및 드레인전극을 포함하는 박막트랜지스터에 있어서, 상기 소스전극은 상기 데이터배선에서 상기 게이트전극위로 연장되어 형성되어 있으며, 상기 드레인전극은 상기 게이트전극 위에서 게이트전극영역 안에 위치하여 소스전극과 일정한 간격을 두고 ㄴ자 모양의 채널영역을 형성하는 박막트랜지스터와;상기 화소영역에 위치하여 투명 화소전극 및 화소전극에서 드레인적극 상부로 연장되어 드레인전극과 접촉하는 화소전극 돌출부를 포함하는 액정표시장치용 어레이기판.
- 제 1 항에 있어서,상기 게이트전극 및 게이트배선을 덮도록 기판상에 형성된 게이트 절연막을 더욱 포함하는 액정표시장치용 어레이기판.
- 상기 2항에 있어서,상기 게이트 절연막은 질화실리콘(SiNX) 및 산화실리콘(SiO2)이 포함된 무기절연물질 그룹 중 선택된 하나인 액정표시장치용 어레이기판.
- 제 1 항에 있어서,상기 액티브층은 연장부를 가지며, 상기 연장부는 상기 데이터배선과 평면적으로 겹쳐 형성된 액정표시장치용 어레이기판.
- 제 1 항에 있어서,상기 드레인전극은 상기 게이트전극영역 안에 형성된 액티브층 상부에 형성되고, 상기 액트브층 영역안에 위치하는 액정표시장치용 어레이기판.
- 제 1 항에 있어서,상기 화소전극과 상기 박막트랜지스터 사이에 보호층을 더욱 포함하는 액정표시장치용 어레이기판.
- 제 6 항에 있어서,상기 보호층은 드레인전극의 일부를 드러내는 콘택홀을 포함하는 액정표시장치용 어레이기판.
- 제 7 항에 있어서,상기 콘택홀을 통해 상기 화소전극의 돌출부는 드레인전극과 접촉하는 액정표시장치용 어레이기판.
- 제 7 항에 있어서,상기 보호층은 질화실리콘(SiNx) 과 산화실리콘(SiO2)이 포함된 무기절연물질 그룹 중 선택된 하나인 액정표시장치용 어레이기판.
- 제 7 항에 있어서,상기 보호층은 벤조사이클로부텐(BCB)를 포함하는 유기절연물질인 액정표시장치용 어레이기판.
- 제 1 항에 있어서,상기 투명 화소전극은 인듐-틴-옥사이드(ITO)와 인듐-징크-옥사이드(IZO)로 구성된 투명 도전성 물질 그룹 중 선택된 하나인 액정표시장치용 어레이기판.
- 기판을 준비하는 단계와;상기 기판 상에 게이트전극을 포함한 게이트배선을 형성하는 단계와;상기 기판 상에 게이트전극 및 게이트배선을 덮는 게이트 절연막을 형성하는 단계와;상기 게이트전극 상부에 위치하는 액티브층을 형성하는 단계와;상기 게이트배선과 교차하여 화소영역을 정의하는 데이터배선과, 상기 데이터배선에서 돌출 되어 상기 게이트전극상부로 연장되는 소스전극과, 상기 소스전극과 일정 간격을 이루고 있으며 게이트전극 상부에서 게이트전극영역 안에 위치하도록 드레인전극을 형성하는 단계와;상기 데이터배선과 상기 소스전극 및 상기 드레인전극을 덮으며, 상기 드레인전극의 일부를 드러내는 콘택홀을 포함하는 보호층을 형성하는 단계와;상기 보호층 상부 상기 화소영역에 상기 드레인 전극과 상기 콘택홀을 통해 접촉도록, 상기 드레인전극 상부로 연장된 돌출부를 포함하는 투명 화소전극을 형성하는 단계를 포함하는 액정표시장치용 어레이기판 제조방법.
- 제 12 항에 있어서,상기 드레인전극과 상기 소스전극은 ㄴ자 모양의 채널영역을 형성하는 액정표시장치용 어레이기판 제조방법.
- 제 12 항에 있어서,상기 게이트 절연막은 질화실리콘(SiNX) 및 산화실리콘(SiO2)이 포함된 무기절연물질 그룹 중 선택된 하나인 액정표시장치용 어레이기판 제조방법.
- 제 12항에 있어서,상기 액티브층 형성단계는 상기 액티브층이 데이터배선과 평면적으로 겹쳐지도록 연장부를 형성하는 액정표시장치용 어레이기판 제조방법.
- 제 12 항에 있어서,상기 소스전극 및 드레인전극은 상기 게이트배선 상에 구성되는 액정표시장치용 어레이기판 제조방법.
- 제 12 항에 있어서,상기 드레인전극은 상기 게이트전극 영역안에 형성된 액티브층 상부에 형성되고, 상기 액트브층 영역안에 위치하는 액정표시장치용 어레이기판 제조방법.
- 제 12 항에 있어서,상기 투명전극은 인듐-틴-옥사이드(ITO)와 인듐-징크-옥사이드(IZO)등이 포함된 투명 도전성 금속그룹 중 선택된 하나인 액정표시장치용 어레이기판 제조방법.
- 제 12 항에 있어서,상기 보호층은 질화실리콘(SiNx)과 산화실리콘(SiO2)이 포함된 무기절연물질 그룹 중 선택된 하나인 액정표시장치용 어레이기판 제조방법.
- 제 12 항에 있어서,상기 보호층은 벤조사이클로부텐(BCB)를 포함하는 유기절연물질인 액정표시장치용 어레이기판 제조방법.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR10-2002-0087579A KR100522024B1 (ko) | 2002-12-30 | 2002-12-30 | 액정표시장치용 어레이기판과 그 제조방법 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR10-2002-0087579A KR100522024B1 (ko) | 2002-12-30 | 2002-12-30 | 액정표시장치용 어레이기판과 그 제조방법 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| KR20040061375A true KR20040061375A (ko) | 2004-07-07 |
| KR100522024B1 KR100522024B1 (ko) | 2005-10-17 |
Family
ID=37352921
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| KR10-2002-0087579A KR100522024B1 (ko) | 2002-12-30 | 2002-12-30 | 액정표시장치용 어레이기판과 그 제조방법 |
Country Status (1)
| Country | Link |
|---|---|
| KR (1) | KR100522024B1 (ko) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR101271527B1 (ko) * | 2006-11-28 | 2013-06-05 | 엘지디스플레이 주식회사 | 박막트랜지스터 액정표시장치 및 그 제조방법 |
| CN103151358A (zh) * | 2011-12-06 | 2013-06-12 | 乐金显示有限公司 | 薄膜晶体管和包括薄膜晶体管的阵列基板 |
| US9799740B2 (en) | 2015-06-25 | 2017-10-24 | Samsung Display Co., Ltd. | Thin film transistor and thin film transistor substrate including the same |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR101699398B1 (ko) | 2009-10-28 | 2017-01-25 | 삼성디스플레이 주식회사 | 액정 표시 장치 |
-
2002
- 2002-12-30 KR KR10-2002-0087579A patent/KR100522024B1/ko not_active IP Right Cessation
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR101271527B1 (ko) * | 2006-11-28 | 2013-06-05 | 엘지디스플레이 주식회사 | 박막트랜지스터 액정표시장치 및 그 제조방법 |
| CN103151358A (zh) * | 2011-12-06 | 2013-06-12 | 乐金显示有限公司 | 薄膜晶体管和包括薄膜晶体管的阵列基板 |
| US9799740B2 (en) | 2015-06-25 | 2017-10-24 | Samsung Display Co., Ltd. | Thin film transistor and thin film transistor substrate including the same |
Also Published As
| Publication number | Publication date |
|---|---|
| KR100522024B1 (ko) | 2005-10-17 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US10217434B2 (en) | Display device and driving method thereof | |
| US6862067B2 (en) | Active-matrix addressing liquid-crystal display device using lateral electric field and having two storage capacitors | |
| KR101469028B1 (ko) | 표시 장치 | |
| JP4392737B2 (ja) | 液晶表示装置用アレー基板、及びその製造方法 | |
| US9030637B2 (en) | In-plane switching mode liquid crystal display and method for fabricating the same | |
| US6671010B2 (en) | Array substrate for LCD device and method of fabricating the same | |
| US7139058B2 (en) | In-plane switching liquid crystal display device comprising unequal sub-pixel regions each controlled by individual switching elements and method of fabricating the same | |
| US20080111934A1 (en) | Tft-lcd array substrate and manufacturing method thereof | |
| US7671931B2 (en) | Liquid crystal display device and method of fabricating the same | |
| US6762815B2 (en) | In-plane switching LCD with a redundancy structure for an opened common electrode and a high storage capacitance | |
| US20060157705A1 (en) | Thin film transistor array panel | |
| US7220992B2 (en) | Thin film transistor array panel and a liquid crystal display including the same | |
| KR20160073691A (ko) | 박막 표시판 및 이를 포함하는 액정 표시 장치 | |
| US20040257500A1 (en) | Liquid crystal display | |
| KR20030012052A (ko) | 액정 표시장치의 스토리지 커패시터 | |
| KR100491821B1 (ko) | 액정표시장치용 어레이기판과 그 제조방법 | |
| KR20050031478A (ko) | Ｏｃｂ 모드 액정 표시 장치 | |
| KR100522024B1 (ko) | 액정표시장치용 어레이기판과 그 제조방법 | |
| US20060152655A1 (en) | Thin film transistor array panel | |
| KR102342287B1 (ko) | 액정표시장치용 어레이 기판 | |
| KR101609826B1 (ko) | 프린지 필드 스위칭 모드 액정표시장치용 어레이 기판 | |
| KR20020096228A (ko) | 액정표시장치용 어레이기판 제작방법 | |
| KR20040079475A (ko) | 액정표시장치용 어레이기판과 그 제조방법 | |
| KR102000053B1 (ko) | 박막 트랜지스터 기판 및 이의 제조 방법 | |
| KR101433243B1 (ko) | 표시 장치 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A201 | Request for examination | ||
| E902 | Notification of reason for refusal | ||
| AMND | Amendment | ||
| E601 | Decision to refuse application | ||
| AMND | Amendment | ||
| J201 | Request for trial against refusal decision | ||
| B701 | Decision to grant | ||
| GRNT | Written decision to grant | ||
| FPAY | Annual fee payment |
Payment date: 20120928 Year of fee payment: 8 |
|
| FPAY | Annual fee payment |
Payment date: 20130930 Year of fee payment: 9 |
|
| FPAY | Annual fee payment |
Payment date: 20140918 Year of fee payment: 10 |
|
| LAPS | Lapse due to unpaid annual fee |