KR20040060418A - Method for Forming Photoresist Pattern of Semicoductor Device - Google Patents

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Abstract

PURPOSE: A method of forming a photoresist pattern of a semiconductor device is provided to perform successfully a halo ion-implantation by removing completely photoresist of a bit line contact region and forming a desired photoresist pattern on a storage node contact region using an exposure mask with a non-exposure part. CONSTITUTION: Gate patterns(108) are formed on a semiconductor substrate with an active region(100) and an isolation region(102). A photoresist layer for enclosing entirely the gate patterns is formed on the resultant structure. An exposure is performed on the photoresist layer by using an exposure mask with non-exposure parts. A photoresist pattern(110) is formed by removing completely the exposed photoresist of a bit line contact region(104) and leaving non-exposed photoresist on a storage node contact region(106). The photoresist pattern is protruded from the gate pattern as much as 0.3 to 0.6 μm.

Description

반도체소자의 포토레지스트 패턴 형성방법{Method for Forming Photoresist Pattern of Semicoductor Device}Method for forming photoresist pattern of semiconductor device {Method for Forming Photoresist Pattern of Semicoductor Device}

본 발명은 반도체소자의 포토레지스트 패턴 형성방법에 관한 것으로, 더욱상세하게는 0.10㎛ 이하의 게이트 패턴에 대한 할로 이온주입 공정을 가능하도록 하기 위하여, 비트라인 콘택영역에 해당하는 게이트 패턴 사이의 포토레지스트는 완전히 제거하고 저장전극 콘택영역에 해당하는 게이트 패턴 사이의 포토레지스트는 게이트 패턴의 높이 만큼만 제거되지 않도록 하는 노광 공정으로 형성하는 것을 특징으로 하는 반도체소자의 포토레지스트 패턴 형성방법에 관한 것이다.BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a method of forming a photoresist pattern of a semiconductor device, and more particularly, in order to enable a halo ion implantation process for a gate pattern of 0.10 μm or less, a photoresist between gate patterns corresponding to bit line contact regions. The present invention relates to a method of forming a photoresist pattern of a semiconductor device, wherein the photoresist between the gate patterns corresponding to the storage electrode contact region is completely removed and is formed by an exposure process such that only the height of the gate pattern is removed.

현재, 0.15㎛ 이하의 초미세 반도체소자의 전기적 특성을 개선하기 위하여 할로 이온주입 공정이 시험 및 평가되어 왔다.Currently, halo ion implantation processes have been tested and evaluated to improve the electrical properties of ultrafine semiconductor devices of 0.15 탆 or less.

할로 이온주입 공정은 저장전극 콘택영역에 해당하는 게이트 패턴 사이에만 포토레지스트 패턴을 형성시켜 이온주입 배리어의 역할을 하도록 하여, 비트라인 콘택영역에 해당하는 게이트 패턴 사이에만 이온주입을 하는 것으로, 비트라인 콘택영역과 저장전극 콘택영역의 이온농도 차이를 유발시켜 리프레쉬(refresh) 특성과 같은 전기적 특성을 개선시키기 위해 수행한다.In the halo ion implantation process, a photoresist pattern is formed only between gate patterns corresponding to a storage electrode contact region to act as an ion implantation barrier, and ion implantation is performed only between gate patterns corresponding to bit line contact regions. This is performed to improve electrical characteristics such as refresh characteristics by causing difference in ion concentration between the contact region and the storage electrode contact region.

상기 할로 이온주입 공정은 반도체소자가 초고집적화 될수록 그 필요성이 증가하고 있다. 그러나, 보통 0.10㎛ 이하의 디자인 룰(design rule)을 갖는 반도체소자에 있어서 게이트 패턴 사이의 크기는 노광 광원 파장의 1/2 보다 작기 때문에 정상적인 할로 이온주입 공정을 위한 포토레지스트 패턴 형성이 불가능하였다.The need for the halo ion implantation process is increased as the semiconductor devices are highly integrated. However, in the semiconductor device having a design rule of 0.10 μm or less, the size between the gate patterns is smaller than half of the wavelength of the exposure light source, so that photoresist pattern formation for a normal halo ion implantation process is impossible.

여기서, 정상적인 할로 이온주입 공정을 위한 포토레지스트 패턴이란 비트라인 콘택영역에 해당하는 게이트 패턴 사이의 포토레지스트는 완전히 제거되고 저장전극 콘택영역에 해당하는 게이트 패턴 사이의 포토레지스트는 제거되지 않음으로써, 비트라인 콘택영역에만 할로 이온주입 공정이 수행될 수 있도록 형성된 패턴을말한다.Here, the photoresist pattern for the normal halo ion implantation process means that the photoresist between the gate patterns corresponding to the bit line contact region is completely removed and the photoresist between the gate patterns corresponding to the storage electrode contact region is not removed. The pattern is formed so that the halo ion implantation process can be performed only in the line contact region.

도 1은 종래기술에 따른 포토레지스트 패턴 형성공정을 도시하는 단면도로서, 활성영역(10) 및 소자분리영역(12)이 정의된 반도체기판 상부에 게이트 패턴(18)이 형성된 반도체소자에 있어서, 할로 이온주입 공정을 위해 비트라인 콘택영역(14)의 포토레지스트는 완전히 제거하고 저장전극 콘택영역(16)에만 포토레지스트 패턴(20)을 형성한 것을 도시한다.1 is a cross-sectional view showing a photoresist pattern forming process according to the prior art, in a semiconductor device in which a gate pattern 18 is formed on a semiconductor substrate on which an active region 10 and a device isolation region 12 are defined. The photoresist of the bit line contact region 14 is completely removed and the photoresist pattern 20 is formed only in the storage electrode contact region 16 for the ion implantation process.

이때 저장전극 콘택영역(16)에 형성된 포토레지스트 패턴(20)은 이온주입 배리어 역할을 하는 것으로, 포토레지스트 패턴(20)은 포토레지스트층(미도시)을 게이트 패턴(18)의 상단으로부터 0.7 내지 0.9㎛의 두께만큼 도포한 후 노광 및 현상 공정을 수행하여 형성시킨 것이다.In this case, the photoresist pattern 20 formed in the storage electrode contact region 16 serves as an ion implantation barrier, and the photoresist pattern 20 has a photoresist layer (not shown) from 0.7 to an upper end of the gate pattern 18. It is formed by performing an exposure and development process after coating by a thickness of 0.9㎛.

그러나, 0.10㎛ 이하의 디자인 룰을 갖는 반도체소자의 경우 게이트 패턴 사이의 크기(a)가 노광 광원 파장의 1/2 보다 작기 때문에 게이트 패턴(18) 상부의 포토레지스트층(미도시)이 제거되지 않은 상태로 포토레지스트 패턴(20)이 형성되는데, 포토레지스트 패턴(20)의 두께가 얇아 휘거나 쓰러지는 문제가 발생하였다.However, in the case of a semiconductor device having a design rule of 0.10 µm or less, the photoresist layer (not shown) on the gate pattern 18 is not removed because the size a between the gate patterns is smaller than 1/2 of the wavelength of the exposure light source. Although the photoresist pattern 20 is formed in a non-existing state, a problem occurs that the thickness of the photoresist pattern 20 is thin and bent or collapsed.

또한 20 내지 40mJ/㎠의 노광에너지로 노광영역인 비트라인 콘택영역(14)을 노광한 후 현상공정을 실시하였기 때문에 비트라인 콘택영역(14) 부분의 포토레지스트층(미도시)이 완전히 제거되지 않아 정상적인 할로 이온주입 공정을 위한 포토레지스트 패턴 형성이 불가능하였다.In addition, since the development process was performed after exposing the bit line contact region 14, which is an exposure region, with an exposure energy of 20 to 40 mJ / cm 2, the photoresist layer (not shown) of the bit line contact region 14 is not completely removed. As a result, it was impossible to form a photoresist pattern for a normal halo ion implantation process.

즉, 도 2a 및 도 2b는 종래기술에 따른 포토레지스트 패턴 형성후의 SEM 사진으로서, "A"로 표시된 부분에서 보이는 바와 같이 비트라인 콘택영역의 포토레지스트층이 완전히 제거되지 않아 할로 이온주입 공정 적용이 불가능하고, "B"로 표시된 부분에서 보이는 바와 같이 게이트 패턴 상부의 포토레지스트층이 제거되지 않아 포토레지스트 패턴이 얇은 두께로 인해 휘고 쓰러진 것을 보여준다.2A and 2B are SEM images after the formation of the photoresist pattern according to the prior art. As shown in the portion indicated by "A", the photoresist layer of the bit line contact region is not completely removed, and thus the halo ion implantation process is not applied. Impossible and as shown in the portion indicated by "B", the photoresist layer on top of the gate pattern was not removed, indicating that the photoresist pattern was bent and collapsed due to its thin thickness.

본 발명의 목적은 상기 종래기술의 문제점을 해결하기 위하여, 게이트 패턴 상단으로부터의 포토레지스트층 두께를 낮추고, 게이트 패턴 상부 포토레지스트층의 비노광영역에 2차 회절광이 투사되도록 비노광부 크기를 조절한 노광마스크를 사용하며, 노광에너지의 양을 증가시켜 노광 공정을 수행하는 것을 특징으로 하는 포토레지스트 패턴 형성방법을 제공하는 것이다.An object of the present invention is to reduce the thickness of the photoresist layer from the top of the gate pattern, and to adjust the size of the non-exposed portion so that the second diffracted light is projected to the non-exposed area of the gate pattern upper photoresist layer in order to solve the problems of the prior art. The present invention provides a method of forming a photoresist pattern using an exposure mask and performing an exposure process by increasing the amount of exposure energy.

도 1은 종래기술에 따른 포토레지스트 패턴 형성공정을 도시하는 단면도.1 is a cross-sectional view showing a photoresist pattern forming process according to the prior art.

도 2a 및 도 2b는 종래기술에 따른 포토레지스트 패턴 형성후의 SEM 사진.2A and 2B are SEM photographs after formation of a photoresist pattern according to the prior art.

도 3a 내지 도 3d는 본 발명에 따른 포토레지스트 패턴 형성공정을 도시하는 단면도.3A to 3D are cross-sectional views showing a photoresist pattern forming process according to the present invention.

도 4는 본 발명에 따른 포토레지스트 패턴 형성후의 SEM 사진.Figure 4 is a SEM photograph after the formation of the photoresist pattern according to the present invention.

<도면의 주요부분에 대한 부호의 설명><Description of the symbols for the main parts of the drawings>

10, 100 : 활성영역 12, 102 : 소자분리영역10, 100: active area 12, 102: device isolation area

14, 104 : 비트라인 콘택영역 16, 106 : 저장전극 콘택영역14, 104: bit line contact area 16, 106: storage electrode contact area

18, 108 : 게이트 패턴 20, 110 : 포토레지스트 패턴18, 108: gate pattern 20, 110: photoresist pattern

112 : 포토레지스트층 114 : 노광마스크112: photoresist layer 114: exposure mask

116 : 비노광부116: non-exposure part

상기 목적을 달성하기 위한 본 발명에 따른 반도체소자의 포토레지스트 패턴 형성방법은The method of forming a photoresist pattern of a semiconductor device according to the present invention for achieving the above object

(a) 활성영역 및 소자분리영역이 정의된 반도체기판 상부에 게이트 패턴을 형성하는 단계;(a) forming a gate pattern on the semiconductor substrate on which the active region and the device isolation region are defined;

(b) 상기 결과물의 전체표면 상부에 포토레지스트층을 형성하되, 상기 게이트 패턴 상부로부터 소정의 두께를 갖도록 포토레지스트층을 도포하는 단계;(b) forming a photoresist layer on the entire surface of the resultant, and applying the photoresist layer to have a predetermined thickness from an upper portion of the gate pattern;

(c) 상기 결과물에 노광 공정을 수행하되, 게이트 패턴의 2배 이하 크기의 비노광부를 갖고, 2차 회절광이 상기 게이트 패턴 상부 포토레지스트층의 비노광영역까지 도달하도록 하는 노광마스크를 사용하여 노광하는 단계; 및(c) performing an exposure process on the resultant, using an exposure mask having a non-exposed portion of a size not more than twice the gate pattern and allowing the second diffracted light to reach the non-exposed region of the upper photoresist layer on the gate pattern; Exposing; And

(d) 상기 결과물을 현상하여 상기 포토레지스트층의 노광영역 및 상기 게이트 패턴 상부 포토레지스트층의 비노광영역을 제거하는 단계를 포함하는 것을 특징으로 한다.(d) developing the resultant to remove the exposed area of the photoresist layer and the non-exposed area of the gate pattern upper photoresist layer.

상기 본 발명에 따른 반도체소자의 포토레지스트 패턴 형성방법에 있어서,In the method of forming a photoresist pattern of a semiconductor device according to the present invention,

상기 포토레지스트층은 게이트 패턴 상단으로부터 0.3 내지 0.6㎛의 두께를 갖는 것과,The photoresist layer has a thickness of 0.3 to 0.6㎛ from the top of the gate pattern,

상기 게이트 패턴의 크기는 0.08 내지 0.12㎛인 것과,The size of the gate pattern is 0.08 to 0.12㎛,

상기 포토레지스트층은 화학증폭형 포토레지스트 수지로 이루어지는 것과,The photoresist layer is made of a chemically amplified photoresist resin,

상기 (c) 단계의 노광 공정은 KrF(248nm)를 노광원으로 사용하는 것과,The exposure process of step (c) is to use KrF (248nm) as an exposure source,

상기 (c) 단계의 노광 공정은 50 내지 80mJ/㎠의 노광에너지로 수행되는 것을 특징으로 한다.The exposure process of step (c) is characterized in that it is carried out with an exposure energy of 50 to 80mJ / ㎠.

한편, 본 발명의 원리는 할로 이온주입 공정시의 이온주입 에너지가 일반적인 주입공정에 적용되는 에너지보다 그 양이 작기 때문에 게이트 패턴 높이 만큼의 포토레지스트 패턴의 두께만 유지되면 충분한 주입 배리어 역할이 가능하다는 것에 착안한 것이다.On the other hand, the principle of the present invention is that since the amount of ion implantation energy in the halo ion implantation process is smaller than the energy applied to the general implantation process, if the thickness of the photoresist pattern as much as the gate pattern height is maintained, it is possible to play a sufficient injection barrier I'm thinking about things.

즉, 본 발명에서는 게이트 패턴 상단으로부터의 포토레지스트층 두께를 낮추고, 게이트 패턴 상부 포토레지스트층의 비노광영역에 2차 회절광이 투사되도록 비노광부 크기를 조절한 노광마스크를 사용하며, 노광에너지의 양을 증가시켜 노광 공정을 수행함으로써, 저장전극 콘택영역에 해당하는 게이트 패턴 사이의 포토레지스트층이 게이트 패턴의 높이 만큼만 제거되지 않도록 하여 0.1㎛ 이하의 반도체소자에 대한 할로 이온주입 공정을 가능하게 하는 것이다.That is, in the present invention, the thickness of the photoresist layer from the top of the gate pattern is lowered, and an exposure mask in which the size of the non-exposed part is adjusted so that the second diffracted light is projected on the non-exposed region of the upper photoresist layer of the gate pattern is used. By performing the exposure process by increasing the amount, the photoresist layer between the gate patterns corresponding to the storage electrode contact region is not removed only by the height of the gate pattern, thereby enabling a halo ion implantation process for a semiconductor device having a thickness of 0.1 μm or less. will be.

이하, 첨부된 도면을 참고로 하여 본 발명을 상세히 설명한다.Hereinafter, the present invention will be described in detail with reference to the accompanying drawings.

도 3a 내지 도 3d는 본 발명에 따른 포토레지스트 패턴 형성공정을 도시하는 단면도이다.3A to 3D are cross-sectional views showing a photoresist pattern forming process according to the present invention.

도 3a를 참조하면, 활성영역(100) 및 소자분리영역(102)이 정의된 반도체기판 상부에 패턴 사이의 크기가 a가 되도록 게이트 패턴(108)을 형성한다.Referring to FIG. 3A, a gate pattern 108 is formed on the semiconductor substrate on which the active region 100 and the device isolation region 102 are defined so that the size between the patterns becomes a.

도 3b를 참조하면, 상기 결과물의 전체표면 상부에 포토레지스트층(112)을 형성하되, 상기 게이트 패턴(108) 상부로부터 t의 두께를 갖도록 KrF용 화학증폭형 포토레지스트 수지를 도포한다. 이때, 상기 t는 0.3 내지 0.6㎛이다.Referring to FIG. 3B, a photoresist layer 112 is formed on the entire surface of the resultant product, and a chemically amplified photoresist resin for KrF is applied to have a thickness t from the gate pattern 108. At this time, t is 0.3 to 0.6㎛.

도 3c를 참조하면, 크기가 c인 게이트 패턴(108)의 2배 이하 크기(b)의 비노광부(116)를 갖고, 2차 회절광이 상기 게이트 패턴(108)으로부터 t의 두께를 갖는 포토레지스트층(112)의 비노광영역까지 도달하도록 하는 노광마스크(114)를 사용하여 상기 결과물에 노광 공정을 수행한다. 이때, 상기 c는 0.08 내지 0.12㎛이고, 상기 포토레지스트층(112)의 비노광영역 크기는 b'이며, 일반적으로 b=b'이다.Referring to FIG. 3C, a photo having a non-exposure portion 116 having a size b or less than twice the size of the gate pattern 108 having a size c, and the second diffracted light having a thickness of t from the gate pattern 108. An exposure process is performed on the resultant using an exposure mask 114 to reach the non-exposed areas of the resist layer 112. In this case, c is 0.08 to 0.12㎛, the size of the non-exposed area of the photoresist layer 112 is b ', generally b = b'.

상기 노광 공정은 KrF(248nm)를 노광원으로 사용하여 50 내지 80mJ/㎠의 노광에너지로 수행하는 것이 바람직하다.The exposure process is preferably performed using an exposure energy of 50 to 80mJ / ㎠ using KrF (248nm) as an exposure source.

상기 양의 노광에너지는 비트라인 콘택영역(104)의 포토레지스트층(112)은 완전히 제거하고, 저장전극 콘택영역(106)의 경우 게이트 패턴(108) 상부의 포토레지스트층(112)만 반응하도록 하는 양이다.The positive exposure energy completely removes the photoresist layer 112 of the bit line contact region 104, and reacts only the photoresist layer 112 on the gate pattern 108 in the storage electrode contact region 106. That's the amount.

도 3d를 참조하면, 상기 결과물을 현상하여 포토레지스트층(112)의 노광영역 및 노광마스크에 의해 2차 회절광이 도달함으로써 노광된 게이트 패턴(108) 상부포토레지스트층(112)의 비노광영역을 제거한다.Referring to FIG. 3D, the resultant is developed and the non-exposed region of the upper photoresist layer 112 exposed by the second diffracted light reaching the exposure region and the exposure mask of the photoresist layer 112. Remove it.

그 결과, 저장전극 콘택영역(106)에만 포토레지스트 패턴(110)이 형성되기 때문에, 이 포토레지스트 패턴(110)이 이온주입 배리어 역할을 하게 되어, 할로 이온주입 영역인 비트라인 콘택영역(104)에 이온주입 공정을 수행할 수 있게 된다.As a result, since the photoresist pattern 110 is formed only in the storage electrode contact region 106, the photoresist pattern 110 serves as an ion implantation barrier, thereby making the bit line contact region 104 a halo ion implantation region. The ion implantation process can be performed.

도 4는 본 발명에 따른 포토레지스트 패턴 형성후의 SEM 사진으로, "C"로 표시된 부분에서 보이는 바와 같이 저장전극 콘택영역의 경우 포토레지스트 패턴으로 채워져 있고, "D"로 표시된 부분에서 보이는 바와 같이 비트라인 콘택영역의 경우 포토레지스트 패턴이 완전히 제거되었음을 보여준다.4 is a SEM photograph after the formation of the photoresist pattern according to the present invention, in which the storage electrode contact region is filled with the photoresist pattern as shown in the portion indicated by "C", and as shown in the portion indicated by the "D" bit. In the case of the line contact region, the photoresist pattern is completely removed.

이상에서 설명한 바와 같이, 본 발명에서는 게이트 패턴 상단으로부터의 포토레지스트층 두께를 0.3 내지 0.6㎛로 낮추고, 게이트 패턴 상부 포토레지스트층의 비노광영역에 2차 회절광이 투사되도록 비노광부 크기를 조절한 노광마스크를 사용하며, 노광에너지의 양을 50 내지 80mJ/㎠로 증가시켜 노광 공정을 수행함으로써, 저장전극 콘택영역에 해당하는 게이트 패턴 사이의 포토레지스트가 게이트 패턴의 높이 만큼만 제거되지 않도록 하여 0.1㎛ 이하의 게이트 패턴에 대한 할로 이온주입 공정을 가능하게 한다.As described above, in the present invention, the thickness of the photoresist layer from the upper end of the gate pattern is reduced to 0.3 to 0.6 µm, and the size of the non-exposed part is adjusted so that the second diffracted light is projected onto the non-exposed region of the gate pattern upper photoresist layer. By using an exposure mask and performing an exposure process by increasing the amount of exposure energy to 50 to 80 mJ / cm 2, the photoresist between the gate patterns corresponding to the storage electrode contact regions is not removed by only the height of the gate pattern so that the thickness is 0.1 μm. The halo ion implantation process for the following gate patterns is enabled.

Claims (6)

(a) 활성영역 및 소자분리영역이 정의된 반도체기판 상부에 게이트 패턴을 형성하는 단계;(a) forming a gate pattern on the semiconductor substrate on which the active region and the device isolation region are defined; (b) 상기 결과물의 전체표면 상부에 포토레지스트층을 형성하되, 상기 게이트 패턴 상부로부터 소정의 두께를 갖도록 포토레지스트층을 도포하는 단계;(b) forming a photoresist layer on the entire surface of the resultant, and applying the photoresist layer to have a predetermined thickness from an upper portion of the gate pattern; (c) 상기 결과물에 노광 공정을 수행하되, 게이트 패턴의 2배 이하 크기의 비노광부를 갖고, 2차 회절광이 상기 게이트 패턴 상부 포토레지스트층의 비노광영역까지 도달하도록 하는 노광마스크를 사용하여 노광하는 단계; 및(c) performing an exposure process on the resultant, using an exposure mask having a non-exposed portion of a size not more than twice the gate pattern and allowing the second diffracted light to reach the non-exposed region of the upper photoresist layer on the gate pattern; Exposing; And (d) 상기 결과물을 현상하여 상기 포토레지스트층의 노광영역 및 상기 게이트 패턴 상부 포토레지스트층의 비노광영역을 제거하는 단계를 포함하는 것을 특징으로 하는 반도체소자의 포토레지스트 패턴 형성방법.and (d) developing the resultant to remove the exposed region of the photoresist layer and the non-exposed region of the upper photoresist layer of the gate pattern. 제 1 항에 있어서,The method of claim 1, 상기 포토레지스트층은 게이트 패턴 상단으로부터 0.3 내지 0.6㎛의 두께를 갖는 것을 특징으로 하는 반도체소자의 포토레지스트 패턴 형성방법.The photoresist layer has a thickness of 0.3 to 0.6㎛ from the upper end of the gate pattern method of forming a semiconductor device. 제 1 항에 있어서,The method of claim 1, 상기 게이트 패턴의 크기는 0.08 내지 0.12㎛인 것을 특징으로 하는 반도체소자의 포토레지스트 패턴 형성방법.The size of the gate pattern is a method of forming a photoresist pattern of a semiconductor device, characterized in that 0.08 to 0.12㎛. 제 1 항에 있어서,The method of claim 1, 상기 포토레지스트층은 화학증폭형 포토레지스트 수지로 이루어지는 것을 특징으로 하는 반도체소자의 포토레지스트 패턴 형성방법.And the photoresist layer is formed of a chemically amplified photoresist resin. 제 1 항에 있어서,The method of claim 1, 상기 (c) 단계의 노광 공정은 KrF(248nm)를 노광원으로 사용하는 것을 특징으로 하는 반도체소자의 포토레지스트 패턴 형성방법.The exposure process of step (c) is a method for forming a photoresist pattern of a semiconductor device, characterized in that using KrF (248nm) as the exposure source. 제 1 항에 있어서,The method of claim 1, 상기 (c) 단계의 노광 공정은 50 내지 80mJ/㎠의 노광에너지로 수행되는 것을 특징으로 하는 반도체소자의 포토레지스트 패턴 형성방법.The exposure process of step (c) is a method for forming a photoresist pattern of a semiconductor device, characterized in that carried out with an exposure energy of 50 to 80mJ / ㎠.
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