KR20040060288A - A method for forming a semiconductor device - Google Patents
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Abstract
Description
본 발명은 반도체 소자의 형성 방법에 관한 것으로, 특히The present invention relates to a method of forming a semiconductor device, in particular
SOI ( silicon on insulator ) 기판에 형성된 부분 공핍형 소자의 트렌치 필드산화막 형성 및 몸체를 전기적으로 접지하는 방법에 관한 것이다.The present invention relates to a trench field oxide film formation of a partially depleted device formed on a silicon on insulator (SOI) substrate and a method of electrically grounding a body.
기존의 SOI 기판 위에 제작된 부분 공핍형 소자의 몸체 접지 방법은,The body grounding method of a partially depleted device fabricated on an existing SOI substrate is
H형 게이트 구조를 사용하여 동일한 활성영역 내에 소오스/드레인 영역과 몸테접지 영역을 이온주입할 때 마스크로 분리하여 제작하는 첫째 방법과,First, the H-type gate structure is used to separate the source / drain region and the body-grounding region into the same active region by using a mask for ion implantation.
LOCOS 공정에 의한 필드산화막과 매립 산화막이 만나지 않도록 실리콘층의 일부를 남겨두어 필드산화막 아래의 실리콘층을 통해 몸체를 접지하는 둘째 방법 등이 있다.There is a second method of grounding the body through the silicon layer under the field oxide film by leaving a part of the silicon layer so that the field oxide film and the buried oxide film do not meet by the LOCOS process.
첫째 방법은, H 형 게이트 구조를 사용하여 동일한 활성영역에 이온주입할 때 마스크로 소오스/드레인 영역과 몸체접지 영역을 분리하는 방법으로서, 몸체접지 영역의 상부층은 게이트산화막과 폴리실리콘 게이트가 있어 기생 게이트산화막정전용량이 존재하므로 몸체접지 영역의 크기에 제한이 있다.The first method is to separate the source / drain region and the body ground region with a mask when implanting ions into the same active region using an H-type gate structure. The upper layer of the body ground region has a parasitic gate oxide film and a polysilicon gate. Since the gate oxide capacitance is present, the size of the body ground region is limited.
둘째 방법은, 필드산화막 아래의 실리콘층을 통해 몸체를 접지하는 방법으로서, 필드산화막의 형성시에 발생되는 버즈빅에 의해 활성영역의 손실이 있으며, 소자분리를 위한 필드산화막 생성 또는 트렌치 필드산화막을 별도로 제작해야 하는 번거로움이 있다.The second method is to ground the body through the silicon layer under the field oxide film, and there is a loss of the active region due to BuzzBi, which is generated when the field oxide film is formed, and a field oxide film or a trench field oxide film for device isolation is formed. There is a hassle to produce separately.
도 1a 및 도 1b 는 종래기술의 제1실시예에 따른 반도체소자의 형성방법을 도시한 평면도 및 단면도로서, H 형 게이트 구조를 사용하여 동일한 활성영역 내에 소오스/드레인 영역과 몸체접지 영역을 이온주입할 때 마스크 상에서 분리하여 형성하는 것이다. 여기서, 상기 도 1b 는 상기 도 1a 의 ⓐ-ⓐ 절단면을 따라 도시한 것이다.1A and 1B are a plan view and a cross-sectional view illustrating a method of forming a semiconductor device in accordance with a first embodiment of the prior art, wherein ion source is implanted into a source / drain region and a body ground region in the same active region using an H-type gate structure. When the separation is formed on the mask. Here, FIG. 1B is a view along the cutting line ⓐ-ⓐ of FIG. 1A.
도 1a 및 도 1b를 참조하면,1A and 1B,
실리콘기판(100) 상부에 매립산화막(13) 및 상부실리콘층(15)을 형성한다. 이때, 상기 상부 실리콘층(15)은 피형 불순물이 도핑된 것이다.A buried oxide film 13 and an upper silicon layer 15 are formed on the silicon substrate 100. At this time, the upper silicon layer 15 is doped with the impurities.
소자분리마스크를 이용한 사진식각공정으로 상기 상부실리콘층(15)을 식각하여 상기 매립 산화막(13)을 노출시키는 트렌치(도시안됨)를 형성하고 이를 매립하는 절연막으로 필드산화막(17)을 형성함으로써 활성영역(100)을 정의한다. 이때, 상기 활성영역(100)은 후속공정으로 형성되는 몸체접지 영역인 고농도의 피형 불순물 영역(19)과 중첩되도록 철부형태로 정의한다.In the photolithography process using a device isolation mask, the upper silicon layer 15 is etched to form a trench (not shown) exposing the buried oxide layer 13, and the field oxide layer 17 is formed as an insulating layer filling the buried oxide layer 13. Area 100 is defined. In this case, the active region 100 is defined as a convex portion so as to overlap with the high concentration of the dopant impurity region 19, which is a body ground region formed in a subsequent process.
상기 상부 실리콘층(15)에 고농도의 피형 불순물을 주입하여 고농도의 피형 불순물 영역(19)을 형성한다. 이때, 상기 고농도의 피형 불순물 영역(19)은 몸체접지를 위해 형성한 것이다. 상기 고농도의 피형 불순물 영역(19)은 상기 활성영역(100)의 철부에 중첩되어 상부 실리콘층(15)에 형성된다.A high concentration of the implanted impurity region 19 is formed by injecting a high concentration of the implanted impurity into the upper silicon layer 15. In this case, the high concentration of the impurity region 19 is formed for body grounding. The heavily doped impurity region 19 overlaps with the convex portion of the active region 100 and is formed in the upper silicon layer 15.
전체표면상부에 게이트산화막(21)과 게이트전극용 도전층(23)을 적층한다.The gate oxide film 21 and the gate electrode conductive layer 23 are laminated on the entire surface.
H 형 게이트전극 마스크를 이용한 사진식각공정으로 상기 게이트전극용 도전층(도시안됨) 및 게이트산화막(21)을 식각하여 하부에 게이트산화막(21)이 구비되는 H 형 게이트(23)를 형성한다. 이때, 상기 게이트(23)는 상기 고농도의 피형 불순물 영역(19)이 상기 H 형 게이트(23) 길이 방향의 일측 끝 바깥쪽에 구비되도록 형성된다.The H-type gate 23 having the gate oxide layer 21 is formed by etching the gate electrode conductive layer (not shown) and the gate oxide layer 21 by a photolithography process using an H-type gate electrode mask. In this case, the gate 23 is formed such that the heavily doped impurity region 19 is provided outside one end of the H-type gate 23 in the longitudinal direction.
전체표면상부에 하부절연층(25)을 형성한다. 이때, 상기 하부절연층(25)은 플로우가 잘되는 산화막으로 형성한다.The lower insulating layer 25 is formed on the entire surface. In this case, the lower insulating layer 25 is formed of an oxide film with good flow.
콘택마스크를 이용한 사진식각공정으로 상기 고농도의 피형 불순물 영역(19)을 노출시키는 콘택홀을 형성하고 이를 매립하는 콘택플러그(27)을 형성한다.In the photolithography process using a contact mask, a contact hole exposing the high concentration of the impurity region 19 is formed and a contact plug 27 is embedded.
그 다음, 후속공정으로 상기 콘택플러그(27)에 접속되는 도전배선(29)을 형성한다.Subsequently, a conductive wiring 29 connected to the contact plug 27 is formed in a subsequent step.
여기서, 상기 반도체소자는 고농도의 엔형 불순물 영역(200)에서 실제 동작을 한다.Here, the semiconductor device actually operates in the high concentration of the yen-type impurity region 200.
이상과 같이 종래기술의 제1실시예는 몸체접지 영역의 상부에 게이트산화막과 게이트전극용 도전층이 있어 기생 캐패시터의 정전용량이 존재하게 되므로 몸체접지 영역의 크기에 제한이 있는 문제점이 있다.As described above, the first embodiment of the prior art has a problem in that the size of the body ground region is limited because the capacitance of the parasitic capacitor is present because the gate oxide layer and the gate electrode conductive layer are formed on the body ground region.
도 2 는 종래기술의 제2실시예에 따른 반도체소자의 형성방법을 도시한 단면도이다.2 is a cross-sectional view illustrating a method of forming a semiconductor device in accordance with a second embodiment of the prior art.
도 2를 참조하면,2,
실리콘기판(31) 상부에 매립산화막(33) 및 피형의 상부 실리콘층(35)으로 형성되는 SOI 기판을 형성한다.An SOI substrate is formed on the silicon substrate 31 by the buried oxide film 33 and the upper silicon layer 35 of the shape.
상기 상부 실리콘층(35) 상부에 패드절연막(도시안됨)을 형성하고 소자분리마스크를 이용한 사진식각공정으로 상기 패드절연막을 패터닝한 다음, 상기 상부 실리콘층(35)을 열산화시키는 LOCOS 공정으로 소자분리영역에 필드산화막(37)을 형성한다.A pad insulating layer (not shown) is formed on the upper silicon layer 35, the pad insulating layer is patterned by a photolithography process using a device isolation mask, and the device is subjected to a LOCOS process of thermally oxidizing the upper silicon layer 35. A field oxide film 37 is formed in the isolation region.
상기 상부 실리콘층(35) 상의 활성영역에 게이트(39)를 형성한다.A gate 39 is formed in the active region on the upper silicon layer 35.
그리고, 상기 게이트(39) 측벽에 절연막 스페이서(45)를 형성하는 동시에 상기 게이트(39), 절연막 스페이서(45) 및 필드산화막(37)을 마스크로 하여 상기 상부 실리콘층(35)에 고농도의 엔형 불순물로 소오스/드레인 영역(41)을 형성한다.In addition, an insulating film spacer 45 is formed on the sidewalls of the gate 39, and a high concentration N-type is formed in the upper silicon layer 35 using the gate 39, the insulating film spacer 45, and the field oxide film 37 as a mask. The source / drain regions 41 are formed of impurities.
또한 몸체접지 영역인 고농도의 피형 불순물 영역(43)을 상기 소오스/드레인 영역(41)에 중첩되지 않도록 형성한다.In addition, a high concentration of the dopant impurity region 43 which is a body ground region is formed so as not to overlap the source / drain region 41.
전체표면상부를 평탄화시키는 하부절연층(47)을 형성하고 콘택마스크(도시안됨)를 이용한 사진식각공정으로 상기 하부절연층(47)을 식각하여 상기 소오스/드레인 영역(41) 및 고농도의 피형 불순물 영역(43)을 노출시키는 콘택홀을 형성한다.The lower insulating layer 47 is formed to planarize the entire upper surface, and the lower insulating layer 47 is etched by a photolithography process using a contact mask (not shown), so that the source / drain regions 41 and the high concentration of the doped impurities are formed. A contact hole exposing the region 43 is formed.
상기 콘택홀을 매립하는 콘택플러그(49)를 형성하고 이에 접속되는 도전배선(51)을 형성한다.A contact plug 49 for filling the contact hole is formed and a conductive wiring 51 connected thereto is formed.
이상과 같은 종래기술의 제2 실시예는 필드산화막의 형성공정시 활성영역이손실되는 현상이 유발되고, 소자분리를 위한 필드산화막 생성 또는 트렌치 소자분리막을 별도로 제작해야 하는 문제점이 있다.According to the second embodiment of the prior art as described above, a phenomenon in which an active region is lost during the process of forming a field oxide film is caused, and there is a problem in that a field oxide film generation or a trench device isolation film must be separately manufactured for device isolation.
본 발명은 이러한 종래기술의 문제점을 해결하기 위하여, 상부 실리콘층으로부터 매립산화막을 통해 실리콘기판에 접속되도록 폴리실리콘막을 형성하여 접지 특성을 향상시키는 반도체소자의 형성방법을 제공하는데 그 목적이 있다.SUMMARY OF THE INVENTION In order to solve the problems of the prior art, an object of the present invention is to provide a method of forming a semiconductor device in which a polysilicon film is formed to be connected to a silicon substrate from an upper silicon layer through a buried oxide film to improve grounding characteristics.
도 1a 는 종래기술의 제1실시예에 따른 반도체소자의 형성 방법을 도시한 평면도1A is a plan view illustrating a method of forming a semiconductor device in accordance with a first embodiment of the prior art;
도 1b 는 상기 도 1a 의 ⓐ-ⓐ 절단면을 따라 도시한 단면도.1B is a cross-sectional view taken along the line ⓐ-ⓐ in FIG. 1A.
도 2 는 종래기술의 제2실시예에 따른 반도체소자의 형성 방법을 도시한 단면도.2 is a cross-sectional view showing a method of forming a semiconductor device in accordance with a second embodiment of the prior art;
도 3a 내지 도 3i 는 본 발명의 실시예에 따른 반도체소자의 형성방법을 도시한 단면도.3A to 3I are cross-sectional views illustrating a method of forming a semiconductor device in accordance with an embodiment of the present invention.
< 도면의 주요부분에 대한 부호 설명 ><Explanation of Signs of Major Parts of Drawings>
11,31,61, : 실리콘기판, 하부 실리콘층 13,33,63 : 매립 산화막11,31,61: silicon substrate, lower silicon layer 13,33,63: buried oxide film
15,35,65 : 상부 실리콘층 17,37 : 필드산화막15,35,65: upper silicon layer 17,37: field oxide film
19,43 : 몸체접지 영역, 고농도의 피형 불순물 영역19,43: body grounding area, high concentration of impurities
21 : 게이트산화막 23,39 : 게이트21: gate oxide film 23, 39: gate
25,47 : 하부절연층 27,49 : 콘택플러그25,47: Lower insulating layer 27,49: Contact plug
29,51 : 도전배선29,51: conductive wiring
41 : 소오스/드레인 영역, 고농도의 엔형 불순물 영역41 source / drain region, high concentration of en-type impurity region
45 : 절연막 스페이서 67 : 패드산화막45 insulating film spacer 67 pad oxide film
69 : 질화막 71 : 제1 트렌치69: nitride film 71: first trench
73 : 제1 폴리실리콘막 75 : 제2 트렌치73: first polysilicon film 75: second trench
77 : 제2 폴리실리콘막 79 : 소자분리용 절연막77: second polysilicon film 79: insulating film for device isolation
81 : 질화막 스페이서 100 : 활성영역81: nitride spacer 100: active region
200 : 고농도의 엔형 불순물 영역200: high concentration en-type impurity region
이상의 목적을 달성하기 위해 본 발명에 따른 반도체소자의 형성방법은,In order to achieve the above object, a method of forming a semiconductor device according to the present invention,
실리콘기판 상부에 매립산화막, 상부 실리콘층, 패드산화막 및 질화막을 형성하는 공정과,Forming a buried oxide film, an upper silicon layer, a pad oxide film, and a nitride film on the silicon substrate;
상기 소자분리 마스크를 이용한 사진식각공정으로 상기 질화막, 패드산화막 및 일정두께의 상부 실리콘층을 식각하여 제1 트렌치를 형성하는 공정과,Forming a first trench by etching the nitride film, the pad oxide film, and the upper silicon layer having a predetermined thickness by a photolithography process using the device isolation mask;
상기 제1 트렌치 측벽에 제1 폴리실리콘막 스페이서를 형성하는 공정과,Forming a first polysilicon layer spacer on the sidewalls of the first trenches;
상기 제1 폴리실리콘막 스페이서를 마스크로 하여 상기 상부 실리콘층 및 매립산화막을 식각하여 상기 실리콘기판을 노출시키는 제2 트렌치를 형성하는 공정과,Forming a second trench to expose the silicon substrate by etching the upper silicon layer and the buried oxide film using the first polysilicon layer spacer as a mask;
상기 제2 트렌치의 측벽에 제2 폴리실리콘막 스페이서를 형성하는 공정과,Forming a second polysilicon film spacer on sidewalls of the second trenches;
상기 제2 트렌치를 매립하는 필드산화막을 형성하고 상기 필드산화막 측벽에 질화막 스페이서를 형성하는 공정을 포함하는 것과,Forming a field oxide film filling the second trench and forming a nitride spacer on the sidewalls of the field oxide film;
상기 상부 실리콘층은 1500 ∼ 5000 Å 두께로 형성하는 것과,The upper silicon layer is formed to a thickness of 1500 ~ 5000 kPa,
상기 패드산화막은 100 ∼ 150 Å 두께로 형성하고The pad oxide film is formed to a thickness of 100 ~ 150Å
상기 질화막은 1500 ∼ 2000 Å 두께로 형성하는 것과,The nitride film is formed to a thickness of 1500 to 2000 mm 3,
상기 트렌치를 형성하는 식각공정은 상기 트렌치 저부의 상부 실리콘층을 1500 ∼ 2000 Å 두께로 남기는 것과,The etching process of forming the trench is to leave the upper silicon layer of the trench bottom in the thickness of 1500 ~ 2000Å,
상기 제1, 제2 폴리실리콘막 스페이서는 5E18 ∼ 1E20 /㎤ 의 농도로 불순물이 도핑된 것과,The first and second polysilicon film spacers are doped with impurities at a concentration of 5E18 to 1E20 / cm 3,
상기 제1 및 제2 폴리실리콘막 스페이서는 250 ∼ 500 Å 두께로 형성하는 것과,The first and second polysilicon film spacers are formed to a thickness of 250 to 500 mm 3,
상기 제1 및 제2 폴리실리콘막 스페이서의 불순물 농도로 몸체접지 저항을 조절하는 것과,Adjusting the body ground resistance by the impurity concentration of the first and second polysilicon film spacers;
상기 제1 폴리실리콘막 스페이서의 두께로 몸체접지 저항을 조절하는 것을 특징으로 한다.The body grounding resistance is controlled by the thickness of the first polysilicon layer spacer.
이하, 첨부된 도면을 참고로 하여 본 발명을 상세히 설명하면 다음과 같다.Hereinafter, the present invention will be described in detail with reference to the accompanying drawings.
도 3a 내지 도 3i 은 본 발명의 실시예에 따른 반도체소자의 형성방법을 도시한 단면도로서, 몸체접지 영역의 몸체접지 만을 도시한 것이다.3A to 3I are cross-sectional views illustrating a method of forming a semiconductor device in accordance with an embodiment of the present invention, showing only the body ground of the body ground region.
도 3a를 참조하면, 실리콘기판(61) 상부에 매립산화막(63) 및 상부 실리콘층(65)을 형성한다. 이때, 상기 상부 실리콘층(65)은 1500 ∼ 5000 Å 두께로 형성한다.Referring to FIG. 3A, a buried oxide film 63 and an upper silicon layer 65 are formed on the silicon substrate 61. At this time, the upper silicon layer 65 is formed to a thickness of 1500 ~ 5000 kHz.
상기 상부 실리콘층(65) 상부에 패드산화막(67) 및 질화막(69)을 형성한다. 이때, 상기 패드산화막(67)은 100 ∼ 150 Å 두께로 형성하고 상기 질화막(69)은1500 ∼ 2000 Å 두께로 형성한다.The pad oxide layer 67 and the nitride layer 69 are formed on the upper silicon layer 65. In this case, the pad oxide film 67 is formed to a thickness of 100 ~ 150 Å and the nitride film 69 is formed to a thickness of 1500 ~ 2000 Å.
상기 소자분리 마스크(도시안됨)를 이용한 사진식각공정으로 상기 질화막(69) 및 패드산화막(67)을 식각하여 패터닝한다.The nitride layer 69 and the pad oxide layer 67 are etched and patterned by a photolithography process using the device isolation mask (not shown).
도 3b를 참조하면, 상기 패드산화막(67)과 질화막(69)을 마스크로 하여 일정두께의 상부 실리콘층(65)을 식각하여 제1트렌치(71)를 형성한다. 이때, 상기 트렌치(71) 저부의 상부 실리콘층(65)은 1000 ∼ 1500 Å 두께만큼 남긴다.Referring to FIG. 3B, the first trench 71 is formed by etching the upper silicon layer 65 having a predetermined thickness by using the pad oxide film 67 and the nitride film 69 as a mask. At this time, the upper silicon layer 65 of the bottom of the trench 71 is left by 1000 ~ 1500 Å thickness.
도 3c를 참조하면, 상기 트렌치(71)를 포함한 전체표면상부에 제1 폴리실리콘막(73)을 250 ∼ 500 Å 두께로 증착하고 이를 이방성식각하여 제1 폴리실리콘막(73) 스페이서를 형성한다. 이때, 상기 제1 폴리실리콘막(73)의 두께를 조절하여 몸체접지 저항을 조절할 수 있다.Referring to FIG. 3C, the first polysilicon layer 73 is deposited to have a thickness of 250 to 500 GPa on the entire surface including the trench 71 and anisotropically etched to form the first polysilicon layer 73 spacer. . In this case, the body grounding resistance may be adjusted by adjusting the thickness of the first polysilicon layer 73.
도 3d를 참조하면, 상기 질화막(69) 및 제1 폴리실리콘막(73) 스페이서를 마스크로 하여 상기 상부 실리콘층(65) 및 매입 산화막(63)을 식각하여 상기 실리콘기판(61)을 노출시키는 제2 트렌치(75)를 형성한다.Referring to FIG. 3D, the upper silicon layer 65 and the buried oxide layer 63 are etched to expose the silicon substrate 61 using the spacers of the nitride layer 69 and the first polysilicon layer 73 as a mask. The second trench 75 is formed.
도 3e 및 도 3f 를 참조하면, 상기 제2트렌치(75)를 포함한 전체표면상부에 제2 폴리실리콘막(77)을 250 ∼ 500 Å 두께로 증착하고 이를 이방성식각하여 상기 제1 폴리실리콘막(73) 스페이서를 포함한 제2트렌치(75) 측벽에 제2 폴리실리콘막(77) 스페이서를 형성한다.3E and 3F, a second polysilicon film 77 is deposited on the entire surface including the second trench 75 to a thickness of 250 to 500 mm 3 and anisotropically etched to form the first polysilicon film ( 73) A second polysilicon layer 77 spacer is formed on the sidewall of the second trench 75 including the spacer.
여기서, 상기 제2 폴리실리콘막(77)은 5E18 ∼ 1E20 /㎤ 의 농도로 불순물이 도핑되되, 도핑 농도를 조절하여 실리콘기판(61)과의 접지저항을 조절할 수 있다.Here, the second polysilicon film 77 may be doped with impurities at a concentration of 5E18 to 1E20 / cm 3, and the ground resistance with the silicon substrate 61 may be adjusted by adjusting the doping concentration.
도 3g 및 도 3h 를 참조하면, 상기 제2트렌치(75)를 매립하는 소자분리용절연막(79)을 5000 ∼ 15000 Å 두께로 전체표면상부에 형성하고 상기 질화막(69)을 식각장벽으로 하는 평탄화식각공정을 실시하여 상기 소자분리용 절연막(79)으로 필드산화막을 형성한다. 이때, 상기 평탄화식각공정으로 CMP 공정으로 실시한다.3G and 3H, an isolation layer 79 for filling the second trench 75 is formed on the entire surface with a thickness of 5000 to 15000 mm, and the nitride film 69 is used as an etch barrier. An etching process is performed to form a field oxide film using the isolation film 79 for device isolation. At this time, the planar etching process is performed by a CMP process.
상기 평탄화식각공정으로 노출되는 질화막(69)을 습식방법으로 제거하여 상기 제1 폴리실리콘막(73) 스페이서를 노출시킨다. 이때, 상기 습식방법은 인산용액을 이용하여 주변층과의 식각선택비 차이를 이용하여 실시한다.The nitride layer 69 exposed by the planarization etching process is removed by a wet method to expose the spacer of the first polysilicon layer 73. In this case, the wet method is performed using a difference in etching selectivity with the surrounding layer using a phosphoric acid solution.
도 3i를 참조하면, 상기 제1 폴리실리콘막(73) 스페이서의 측벽에 질화막 스페이서(81)를 형성한다. 이때, 상기 질화막 스페이서(81)는 후속공정으로 형성되는 전도성 도전층과의 단락을 방지한다.Referring to FIG. 3I, a nitride film spacer 81 is formed on sidewalls of the spacer of the first polysilicon film 73. In this case, the nitride film spacer 81 prevents a short circuit with the conductive conductive layer formed in a subsequent process.
이상에서 설명한 바와 같이 본 발명에 따른 반도체소자의 형성방법을 다음과 같은 효과를 제공한다.As described above, the method of forming a semiconductor device according to the present invention provides the following effects.
첫째, 몸체접지를 위한 영역인 실리콘기판이 트렌치형 필드산화막 제조시 도핑된 폴리실리콘막으로 직접 연결되므로 기생 캐패시터가 없다.First, there is no parasitic capacitor because the silicon substrate, which is the area for body grounding, is directly connected to the doped polysilicon film during the preparation of the trench type field oxide film.
둘째, 활성영역의 손실이 없다.Second, there is no loss of active area.
셋째, 제1, 제2 폴리실리콘막 스페이서와 상부 실리콘층의 접촉면적이 증가되어 몸체 접지저항을 감소시킨다.Third, the contact area between the first and second polysilicon film spacers and the upper silicon layer is increased to reduce the body ground resistance.
네째, 폴리실리콘막의 불순물 농도를 조절하여 몸체 접지 저항을 조절할 수 있다.Fourth, the body ground resistance can be adjusted by adjusting the impurity concentration of the polysilicon film.
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2002
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Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN101924110A (en) * | 2010-04-22 | 2010-12-22 | 复旦大学 | SOI (Silicon On Insulator) transistor structure of body contact and preparation method thereof |
| WO2011131028A1 (en) * | 2010-04-22 | 2011-10-27 | 复旦大学 | Body-contacted silicon on insulator transistor structure and manufacturing method thereof |
| US20130026573A1 (en) * | 2010-04-22 | 2013-01-31 | Fudan University | Body contact soi transistor structure and method of making |
| US9000521B2 (en) * | 2010-04-22 | 2015-04-07 | Fudan University | Body contact SOI transistor structure and method of making |
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