KR20040059536A - Method for fabricating capacitor in semiconductor device - Google Patents
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Abstract
Description
본 발명은 반도체 소자의 캐패시터 제조방법에 관한 것으로 특히, 하부전극의 산화를 방지하기 위해 이중산화방지막을 구비하고, 표면이 요철진 하부전극을 구비하여 캐패시턴스와 누설전류 특성을 향상시킨 반도체 소자의 캐패시터 제조방법에 관한 것이다.BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a method of manufacturing a capacitor of a semiconductor device. In particular, a semiconductor device capacitor having a double anti-oxidation film and a surface having an uneven bottom electrode to prevent oxidation of a lower electrode and having improved capacitance and leakage current characteristics are provided. It relates to a manufacturing method.
현재, 반도체 메모리 소자에 있어서 그 집적도는 계속 증가하고 있는 추세이며, 기가(giga) 비트급의 메모리 소자에 대한 연구도 활발히 이루어지고 있으며 256Mb 급 메모리는 점차로 상용화 되어가고 있다.At present, the degree of integration of semiconductor memory devices continues to increase, and studies on gigabit memory devices are being actively conducted, and 256Mb memory is gradually commercialized.
이와 같이 메모리 소자의 집적도가 높아짐에 따라 단위 셀의 면적도 점점 작아지게 되어 단위 셀을 구성하는 캐패시터의 면적도 더불어 감소하고 있다. 하지만 정보를 저장해야 하는 메모리 소자의 캐패시터는, 메모리 소자의 안정적인 동작이 보장되도록 일정정도 이상의 전하량을 저장할 수 있어야 한다.As the degree of integration of the memory device increases, the area of the unit cell is gradually reduced, and the area of the capacitor constituting the unit cell is also decreasing. However, a capacitor of a memory device that needs to store information should be able to store a certain amount of charge or more to ensure stable operation of the memory device.
미세화되는 캐패시터에서 종래와 같은 저장능력을 확보하기 위해서는 유전율이 높은 유전물질을 사용하거나 또는 캐패시터의 높이(height)를 증가시키거나 또는 MPS(Metastable Poly Silicon)를 사용하고 있다.In order to secure storage capacity as in the conventional micronized capacitor, a dielectric material having a high dielectric constant is used, or the height of the capacitor is increased, or metastable poly silicon (MPS) is used.
하지만 전술한 방법중에서 캐패시터의 높이를 증가시키는 방법은 식각공정을진행하기가 어렵기 때문에 아직까지 소자적용에 어려움이 있었다.However, the method of increasing the height of the capacitor in the above-described method has been difficult to apply the device until now because the etching process is difficult to proceed.
또한, MPS의 사용은 인접 셀(cell)간의 브리지(bridge)를 유발하기 때문에 캐패시터의 정전용량 증가에 그다지 큰 도움을 주지 못하고 있는 실정이다.In addition, since the use of MPS causes a bridge between adjacent cells, the use of MPS is not very helpful in increasing the capacitance of the capacitor.
고유전률을 갖는 물질을 캐패시터의 유전체로 사용하고자 하는 요구에 부응하고 있는 물질 중의 하나로 탄탈륨산화막(Ta2O5)를 들 수 있다. Ta2O5는 유전율( ε)이 25 정도로 통상적으로 이용되는 실리콘산화막과 실리콘질화막의 적층 유전막, 즉 Si3N4(ε=∼7)/SiO2(ε=∼3.8)보다 유전율이 3∼4배 정도 높다.A tantalum oxide film (Ta 2 O 5 ) is one of the materials meeting the demand for using a material having a high dielectric constant as a dielectric of a capacitor. Ta 2 O 5 has a dielectric constant of 3 to more than a laminated dielectric film of a silicon oxide film and a silicon nitride film commonly used with a dielectric constant ε of about 25, that is, Si 3 N 4 (ε = -7) / SiO 2 (ε = 3.8). 4 times higher
하지만 이러한 Ta2O5를 바로 캐패시터의 유전체로 적용하기엔 여러가지 문제점이 있는데, 그 중 하나가 하부전극이 산화되어 저유전층이 형성되는 문제이다. 즉, Ta2O5를 형성한 이후에, Ta2O5유전체의 유전율 확보를 위한 후속 열처리과정에서 하부전극과의 계면반응을 통해 실리콘산화막과 같은 저유전층을 형성시키므로써 전체 캐패시턴스값을 크게 저하시킨다.However, there are various problems in applying Ta 2 O 5 directly as a dielectric of a capacitor, one of which is a problem in that a lower dielectric is formed by oxidizing a lower electrode. That is, Ta 2 after forming the O 5, Ta 2 O 5 to write because forming the low-k dielectric layer increase the total capacitance value decreases, such as a silicon oxide film through the surface reaction between the lower electrode in a subsequent heat treatment process for a dielectric secured in the dielectric Let's do it.
통상적으로, 탄탈륨산화막(Ta2O5)의 후속 열처리과정은 산소분위기의 플라즈마처리 또는 UV-O3의 저온열처리와 로(furnace)를 이용한 열처리 또는 급속열처리의 고온열처리를 거치게 되는데, 일반적으로 후속 열처리가 진행될수록 탄탈륨산화막(Ta2O5) 자체의 유전특성은 향상될 수 있으나, 막내 산소의 확산에 의해 하부전극의 산화가 진행되어 전체 유전막의 유전율 감소와 캐패시턴스 감소를 초래한다.Typically, the subsequent heat treatment of the tantalum oxide film (Ta 2 O 5 ) is a plasma treatment of an oxygen atmosphere or a low temperature heat treatment of UV-O 3 and a high temperature heat treatment of a furnace or a rapid heat treatment. As the heat treatment proceeds, the dielectric property of the tantalum oxide film Ta 2 O 5 itself may be improved, but oxidation of the lower electrode proceeds due to diffusion of oxygen in the film, resulting in a decrease in dielectric constant and capacitance of the entire dielectric film.
이와 같은 하부전극의 산화를 방지하기 위해 종래에는 NH3분위기의 급속열질화(Rapid Thermal Nitridation; RTN) 또는 NH3분위기의 플라즈마 처리를 이용한 표면 질화법(Surface Nitridation) 또는 실리콘질화막(Si3N4)을 증착하는 증착법(Deposition) 등을 이용하여 산화저항막(Oxidation barrier)을 형성하였다.In order to prevent such oxidation of the lower electrode conventionally rapidly in NH 3 atmosphere thermal nitridation (Rapid Thermal Nitridation; RTN) or NH 3 surface nitriding method using a plasma process in an atmosphere (Surface Nitridation) or silicon nitride (Si 3 N 4 Oxidation barrier was formed by using a deposition method and the like.
그러나, 표면 질화법에 의한 산화저항막인 질화막은 하부전극의 표면만 질화시켜 형성한 막으로, 탄탈륨산화막의 유전특성을 확보하기 위한 열처리 과정시 산소의 침투를 충분히 억제하지 못하여 하부전극을 산화시키는 문제가 있다.However, the nitride film, which is an oxidation resistance film by the surface nitriding method, is formed by nitriding only the surface of the lower electrode, and does not sufficiently inhibit the penetration of oxygen during the heat treatment process to secure the dielectric properties of the tantalum oxide film, thereby oxidizing the lower electrode. there is a problem.
또한, 증착법에 의해 형성된 실리콘질화막(Si3N4)도 문제점을 갖고 있는데 ,이는 실리콘질화막(17b)을 증착하기 전에 노출된 하부막이 서로 달라 실리콘질화막이 불균일하게 증착되는 문제이다. 균일하지 않은 실리콘질화막은 국부적인 후속 열공정에서 하부전극의 산화를 충분히 방지하지 못할 뿐 아니라, 실리콘질화막의 불균일한 두께 특성으로 인해 캐패시터의 누설전류가 발생 및 증가하는 문제점이 있었다.In addition, the silicon nitride film (Si 3 N 4 ) formed by the deposition method also has a problem, which is a problem that the silicon nitride film is unevenly deposited because the exposed lower film is different from each other before the silicon nitride film 17b is deposited. The non-uniform silicon nitride film does not sufficiently prevent oxidation of the lower electrode in the local subsequent thermal process, and there is a problem in that leakage current of the capacitor is generated and increased due to the non-uniform thickness characteristic of the silicon nitride film.
본 발명은 상기한 종래의 문제점을 해결하기 위한 것으로, 캐패시터의 표면적을 증대시켜 충분한 정전용량을 확보하고 또한, 후속 고온열처리 공정에서 하부전극이 산화되는 것을 방지한 캐패시터 제조방법을 제공함을 그 목적으로 한다.SUMMARY OF THE INVENTION The present invention has been made to solve the above-mentioned conventional problems, and to provide a method of manufacturing a capacitor which increases the surface area of a capacitor to secure sufficient capacitance and prevents the lower electrode from being oxidized in a subsequent high temperature heat treatment process. do.
도1a 내지 도1i는 본 발명의 일실시예에 따른 반도체 소자의 캐패시터 형성방법을 도시한 공정단면도.1A to 1I are cross-sectional views illustrating a method of forming a capacitor of a semiconductor device in accordance with an embodiment of the present invention.
*도면의 주요부분에 대한 부호의 설명** Description of the symbols for the main parts of the drawings *
11 : 기판11: substrate
12 : 층간절연막12: interlayer insulating film
13 : 폴리실리콘 플러그13: polysilicon plug
14 : 캐패시터 절연막14: capacitor insulating film
15 : 폴리실리콘15: polysilicon
16 : 티타늄16: titanium
17 : 티타늄실리사이드17: titanium silicide
18 : 이중산화방지막18: double antioxidant film
19 : Ta2O5유전체19: Ta 2 O 5 dielectric
20 : 상부전극20: upper electrode
상기한 목적을 달성하기 위한 본 발명은, 기판상에 형성된 제 1 절연막을 관통하는 플러그와 상기 제 1 절연막상에 패터닝된 캐패시터 절연막을 형성하는 단계; 결과물상에 폴리실리콘을 형성하는 단계; 상기 폴리실리콘 상에 티타늄을 증착하고 급속열질화처리하여 표면이 요철진 티타늄실리사이드를 형성하는 단계; 상기 티타늄실리사이드의 요철진 표면을 따라 요철진 표면을 갖는 이중산화방지막을 형성하는 단계; 상기 이중산화방지막 상에 유전체를 형성하는 단계; 상기 유전체의 특성을 향상시키는 열처리를 수행하는 단계; 및 상기 유전체 상에 상부전극을 형성하는 단계를 포함하여 이루어진다.The present invention for achieving the above object comprises the steps of forming a plug penetrating a first insulating film formed on a substrate and a capacitor insulating film patterned on the first insulating film; Forming polysilicon on the resultant; Depositing titanium on the polysilicon and rapid thermal nitriding to form an uneven titanium silicide surface; Forming a double anti-oxidation film having an uneven surface along the uneven surface of the titanium silicide; Forming a dielectric on the double antioxidant layer; Performing a heat treatment to improve characteristics of the dielectric; And forming an upper electrode on the dielectric.
본 발명은 폴리실리콘 하부전극에 티타늄을 증착한 후, 후속 열공정을 통해 티타늄실리사이드(TiSi2)가 형성될 때 폴리실리콘의 표면이 요철지게 형성하므로, 캐패시터의 표면적을 증대시켜 캐패시터의 정전용량을 확보하는 발명이다. 또한 본 발명은 Ta2O5유전체 증착 전에, NH3가스 분위기에서 퍼니스를 이용하여 하부전극을 1차로 질화처리한 후, 질화처리된 하부전극 상에 2차로 실리콘질화막을 증착하여 이중산화막을 형성함으로써, Ta2O5유전체 증착후 후속 열공정에서 하부전극이 산화되는 것을 억제하여 캐패시터의 전기적인 특성을 확보한 발명이다.According to the present invention, after the titanium is deposited on the polysilicon lower electrode, the surface of the polysilicon is unevenly formed when titanium silicide (TiSi 2 ) is formed through a subsequent thermal process, thereby increasing the surface area of the capacitor to increase the capacitance of the capacitor. The invention is secured. In addition, according to the present invention, before the Ta 2 O 5 dielectric is deposited, the lower electrode is first nitrided using a furnace in an NH 3 gas atmosphere, and then a silicon oxide film is secondarily deposited on the nitrided lower electrode to form a double oxide film. After the deposition of Ta 2 O 5 dielectric, the lower electrode is prevented from being oxidized in a subsequent thermal process to secure electrical characteristics of the capacitor.
이하, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자가 본 발명의 기술적 사상을 용이하게 실시할 수 있을 정도로 상세히 설명하기 위하여, 본 발명의 가장 바람직한 실시예를 첨부된 도면을 참조하여 설명한다.Hereinafter, the most preferred embodiments of the present invention will be described with reference to the accompanying drawings so that those skilled in the art can easily implement the technical idea of the present invention.
도 1a 내지 도 1i 는 본 발명의 일실시예에 따른 반도체 소자의 캐패시터 제조방법을 도시한 공정단면도로서 이를 참조하여 설명한다.1A to 1I are cross-sectional views illustrating a method of manufacturing a capacitor of a semiconductor device in accordance with an embodiment of the present invention.
먼저, 도 1a에 도시된 바와같이 반도체 기판(11) 상에 층간절연막(12)을 형성하고 층간절연막(12)의 소정부분을 식각하여 반도체 기판(11)의 표면을 노출시킨다. 이때 노출된 반도체 기판은 활성영역 또는 도핑된 불순물 영역이다.First, as shown in FIG. 1A, the interlayer insulating film 12 is formed on the semiconductor substrate 11, and a predetermined portion of the interlayer insulating film 12 is etched to expose the surface of the semiconductor substrate 11. In this case, the exposed semiconductor substrate is an active region or a doped impurity region.
다음으로, 소정부분이 식각된 층간절연막(12) 상에 폴리실리콘(13)을 증착하고, 상기 층간절연막(12)의 표면이 노출될 때까지 평탄화공정을 수행하여 도1b에 도시된 바와같은 폴리실리콘 플러그(13)를 완성한다.Next, a polysilicon 13 is deposited on the interlayer insulating film 12 having a predetermined portion etched thereon, and a planarization process is performed until the surface of the interlayer insulating film 12 is exposed to form a poly as shown in FIG. The silicone plug 13 is completed.
다음으로, 도1c 내지 도1d에 도시된 바와같이, 폴리실리콘 플러그(13)를 포함하는 층간절연막(12) 상에 캐패시터 형성을 위한 캐패시터 절연막(14)을 형성하고, 캐패시터 절연막(14)의 소정부분을 식각하여 폴리실리콘 플러그(13)와 층간절연막(12)의 표면을 노출시키는 홀(hole)을 형성한다.Next, as shown in FIGS. 1C to 1D, a capacitor insulating film 14 for forming a capacitor is formed on the interlayer insulating film 12 including the polysilicon plug 13, and the predetermined portion of the capacitor insulating film 14 is formed. The portion is etched to form a hole exposing the surfaces of the polysilicon plug 13 and the interlayer insulating film 12.
이어서, 도1e에 도시된 바와같이, 형성된 구조물의 표면을 따라 폴리실리콘(15)을 증착한다. 본 발명의 일실시예에서 폴리실리콘(15)은 하부전극을 구성하는 물질 중의 하나이며, 통상적으로 폴리실리콘은 금속물질보다는 하부전극의 형태를 만들기에 용이한 장점이 있다.Subsequently, as shown in FIG. 1E, polysilicon 15 is deposited along the surface of the formed structure. In one embodiment of the present invention, the polysilicon 15 is one of the materials constituting the lower electrode, and typically polysilicon has an advantage of making it easier to form the lower electrode than the metal material.
다음으로, 도 1f에 도시된 바와같이 폴리실리콘(15) 상부에 티타늄(16)을 증착한다. 티타늄(16)을 증착하고 난 후에, 요철진 티타늄실리사이드(TiSi2)를 형성하기 위한 급속열질화처리(Rapid Thermal Nitridation : RTN)가 수행된다.Next, as shown in FIG. 1F, titanium 16 is deposited on the polysilicon 15. After depositing titanium 16, Rapid Thermal Nitridation (RTN) is performed to form uneven titanium silicide (TiSi 2 ).
요철진 티타늄실리사이드(TiSi2)를 형성하기 위한 RTN 처리는 600 ∼ 800℃ 의 온도와, 0.2 torr ∼ 상압(atmosphere pressure)의 압력에서 N2가스의 플로우레이트(flow rate)를 10 sccm ∼ 5 slm으로 하여 30 ∼ 120 초 동안 수행된다.RTN process for forming an uneven binary titanium silicide (TiSi 2) is the temperature of 600 ~ 800 ℃, 0.2 torr ~ normal pressure flow rate of N 2 gas at a pressure (atmosphere pressure) (flow rate) of 10 sccm ~ 5 slm It is carried out for 30 to 120 seconds.
이와같은 RTN 처리가 수행되면, 도1g에 도시된 바와같이 표면이 요철진 티타늄실리사이드(17)가 형성되며, 이와같은 요철은 하부전극의 표면적을 증가시켜 최종적으로는 캐패시터의 캐패시턴스를 증가시킨다.When such RTN treatment is performed, as shown in Fig. 1G, the uneven titanium silicide 17 is formed on the surface, and this unevenness increases the surface area of the lower electrode and finally increases the capacitance of the capacitor.
다음으로 개개의 하부전극을 전기적으로 고립시키기 위한 공정이 수행되는데, 화학기계연마법 등을 이용하여 수행되며, 캐패시터 절연막(14)의 표면이 노출될때 까지 수행되어 도1g에 도시된 것처럼 개개의 하부전극을 전기적으로 고립시킨다.Next, a process for electrically isolating the individual lower electrodes is performed by using chemical mechanical polishing or the like, and is performed until the surface of the capacitor insulating film 14 is exposed, as shown in FIG. 1G. Electrically isolated.
다음으로 도1h를 참조하여 후속열공정에서 하부전극이 산화되는 것을 방지하기 위해 이중산화방지막을 형성하는 공정에 대해 설명한다. 이중방지산화막은 제 1 질화막(SiXNY)과 제 2 질화막(Si3N4)으로 구성되는데, 제 1 질화막은 1차로 수행된 질화처리에서 형성되며, 제 2 질화막은 2차로 수행된 실리콘질화막 증착공정을 통해 형성된다.Next, a process of forming a double anti-oxidation film to prevent the lower electrode from oxidizing in a subsequent thermal process will be described with reference to FIG. 1H. The double anti-oxidation film is composed of a first nitride film (Si X N Y ) and a second nitride film (Si 3 N 4 ), wherein the first nitride film is formed by a first nitriding process, and the second nitride film is a second silicon film. It is formed through a nitride film deposition process.
도1h는 이러한 이중산화방지막(18) 형성공정을 도시한 도면으로 먼저, 제 1 질화막(SiXNY)을 형성하기 위한 질화처리(nitridation)에 대해 설명하면, 질화처리는 500 ∼ 800℃ 의 온도와, 1 ∼ 200 torr 의 압력과, 1 ∼ 20 slm 의 양을 갖는 NH3가스를 이용하여 1 ∼ 3 시간 정도로 어닐링하여 퍼니스에서 수행된다.FIG. 1H is a diagram illustrating such a double anti-oxidation film 18 forming process. First, a nitriding process for forming the first nitride film Si X N Y is described. It is carried out in the furnace by annealing for about 1 to 3 hours using NH 3 gas having a temperature, a pressure of 1 to 200 torr and an amount of 1 to 20 slm.
다음으로 제 2 질화막(Si3N4))을 증착하는 공정은 500 ∼ 800℃ 의 온도와, 0.1 ∼ 1 torr 의 압력에서, NH3가스와 DCS 가스를 3:1 내지 10:1 의 비율로 1 ∼ 10 분 정도 플로우하여 수행된다. 전술한 제 1 질화막((SiXNY)과 제 2 질화막(Si3N4)으로 구성된 이중산화방지막(18)을 도1h에 도시하였다.Next, in the process of depositing the second nitride film (Si 3 N 4 ), the NH 3 gas and the DCS gas are 3: 1 to 10: 1 at a temperature of 500 to 800 ° C. and a pressure of 0.1 to 1 torr. The flow is carried out for 1 to 10 minutes. 1H shows a double anti-oxidation film 18 composed of the first nitride film (Si X N Y ) and the second nitride film (Si 3 N 4 ).
본 발명의 다른 실시예에서는 제 1 질화막과 제 2 질화막을 형성할 때에 퍼니스를 달리하여 증착될 수도 있다. 즉, 제 1 질화막을 증착한 후에 공기중에 기판을 노출시켜 자연산화막을 제 1 질화막 상에 형성한 후, 다시 기판을 퍼니스로 로딩(loading)하여 제 2 질화막을 형성할 수도 있다.In another embodiment of the present invention, when the first nitride film and the second nitride film are formed, they may be deposited with different furnaces. That is, after depositing the first nitride film, the substrate may be exposed in air to form a natural oxide film on the first nitride film, and then the substrate may be loaded with a furnace to form a second nitride film.
다음으로 도1i에 도시된 바와같이 Ta2O5유전체(19)의 증착과 유전체 특성향상을 위한 열처리공정 및 상부전극(20) 형성공정이 수행되는데 먼저, Ta2O5막(19)의 증착공정에 대해 설명한다.Next, as shown in FIG. 1I, a Ta 2 O 5 dielectric 19 is deposited, a heat treatment process for improving dielectric properties, and an upper electrode 20 forming process are performed. First, a Ta 2 O 5 film 19 is deposited. The process is explained.
Ta2O5막은 탄탈륨에칠레이트(Ta(OC2H5)5)를 소스로 하여, 170 ∼ 190℃ 에서 기화된 탄탈륨에칠레이트(Ta(OC2H5)5)를 이용하여, 200 ∼ 300℃ 의 온도와 챔버의 0.2 ∼ 10 torr 의 압력하에서 증착공정이 수행된다.The Ta 2 O 5 film was obtained by using tantalum acrylate (Ta (OC 2 H 5 ) 5 ) as a source and using tantalum acrylate (Ta (OC 2 H 5 ) 5 ) vaporized at 170 to 190 ° C. The deposition process is performed at a temperature of ˜300 ° C. and a pressure of 0.2-10 torr of the chamber.
Ta2O5막(19)을 형성한 이후에, Ta2O5막의 결정화 및 박막내의 탄소나 산소공핍을 감소시키기 위한 열처리가 진행되는데, 이러한 열처리는 N2O 분위기 또는 O2분위기에서, 650 ∼ 800℃ 에서 10 ∼ 30 분 정도 어닐링한다. 이와같은 열처리 공정이후에 TiN 과 폴리실리콘을 이용하여 상부전극(20)을 형성함으로써 캐패시터 구조를 완성한다.After forming the Ta 2 O 5 film (19), Ta 2 O 5 film proceeds the heat treatment for reducing the carbon and oxygen depletion in the crystallization and a thin film, this heat treatment is in the N 2 O atmosphere, or O 2 atmosphere, 650 Annealing is carried out at from -800 ° C for about 10 to 30 minutes. After the heat treatment process, the upper electrode 20 is formed using TiN and polysilicon to complete the capacitor structure.
본 발명은 하부전극으로 폴리실리콘을 사용하는 금속-절연체-실리콘(Metal-Insulator-Silicon : MIS) 구조의 캐패시터에 사용하는데, 유전체로는 본 발명의 일실시예에서 사용한 Ta2O5이외에도 Al2O3, Al2O3-TiO2, Al2O3-HfO2, HfO2, ZrO2등을 사용할 수도 있다.The present invention is used in a capacitor of a metal-insulator-silicon (MIS) structure using polysilicon as a lower electrode, Al 2 in addition to Ta 2 O 5 used in one embodiment of the present invention as a dielectric O 3 , Al 2 O 3 -TiO 2 , Al 2 O 3 -HfO 2 , HfO 2 , ZrO 2 , and the like may be used.
통상적으로 MIM(Metal-Insulator-Metal)구조의 캐패시터는 MIS(Metal-Insulator-Silicon) 구조의 캐패시터보다 캐패시턴스 확보에 유리하나, MIM 구조의 경우, 가장 문제가 되는 것이 적절한 형태를 갖는 금속하부전극을 용이하게 형성할 수 없다는 점이다. 이는 캐패시턴스를 확보하기 위해 하부전극의 높이가 높아질 수록, 금속물질의 경우 식각이 어렵기 때문인데, 본 발명에서는 식각이 용이한 폴리실리콘과 금속계열 물질인 티타늄실리사이드를 하부전극으로 사용하였기 때문에, 전극의 형태구성에 유리한 폴리실리콘의 장점과 정전용량 확보에 유리한 금속전극의 장점을 모두 활용할 수 있는 장점이 있다.In general, the MIM (Metal-Insulator-Metal) capacitor is more advantageous to secure the capacitance than the MIS (Metal-Insulator-Silicon) capacitor, but in the case of the MIM structure, it is most important to use a metal lower electrode having an appropriate shape. It is not easy to form. This is because as the height of the lower electrode is increased to secure the capacitance, it is difficult to etch the metal material. In the present invention, since polysilicon and titanium silicide, which are easy to etch, are used as the lower electrode, There is an advantage that can take advantage of both the advantages of polysilicon advantageous to form configuration of and the advantages of the metal electrode to secure the capacitance.
이상에서 설명한 바와 같이 본 발명은 전술한 실시예 및 첨부된 도면에 의해 한정되는 것이 아니고, 본 발명이 기술적 사상을 벗어나지 않는 범위 내에서 여러 가지 치환, 변형 및 변경이 가능함이 본 발명이 속하는 기술분야에서 통상의 지식을 가진자에게 있어 명백할 것이다.As described above, the present invention is not limited to the above-described embodiments and the accompanying drawings, and the present invention may be variously substituted, modified, and changed without departing from the spirit of the present invention. It will be apparent to those of ordinary skill in the art.
본 발명의 캐패시터 제조에 적용하면, 하부전극의 표면적을 증가시킬 수 있어 충분한 캐패시턴스의 확보가 가능하며 또한, 하부전극의 산화를 방지하는 이중산화방지막을 구비함으로써 캐패시턴스의 전기적인 특성을 향상시킬 수 있다.When applied to the manufacture of the capacitor of the present invention, it is possible to increase the surface area of the lower electrode to ensure sufficient capacitance, and also to improve the electrical properties of the capacitance by providing a double anti-oxidation film to prevent oxidation of the lower electrode. .
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| Application Number | Priority Date | Filing Date | Title |
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| KR1020020085209A KR20040059536A (en) | 2002-12-27 | 2002-12-27 | Method for fabricating capacitor in semiconductor device |
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Family
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|---|---|---|---|
| KR1020020085209A KR20040059536A (en) | 2002-12-27 | 2002-12-27 | Method for fabricating capacitor in semiconductor device |
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| KR (1) | KR20040059536A (en) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100670703B1 (en) * | 2004-12-29 | 2007-01-17 | 주식회사 하이닉스반도체 | Capacitor in semiconductor memory device and method for manufacturing the smae |
| US7825043B2 (en) | 2005-11-28 | 2010-11-02 | Hynix Semiconductor Inc. | Method for fabricating capacitor in semiconductor device |
| KR101110077B1 (en) * | 2004-10-28 | 2012-02-24 | 주성엔지니어링(주) | Semiconductor device and method of manufacturing the same |
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- 2002-12-27 KR KR1020020085209A patent/KR20040059536A/en not_active Application Discontinuation
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