KR20040058477A - A Method of Producing a Silicon-On-Insulator Substrate for MEMS - Google Patents
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Abstract
Description
본 발명은 실리콘 온 절연체(Silcon-On-Insulator)의 제조방법에 관한 것으로, 보다 상세하게는 MEMS(Micro-Electro-Mechanical System)구조물을 형성하기 위한 기본 구조체로써 사용되는 SOI기판을 제조하는 방법에 관한 것이다.The present invention relates to a method for manufacturing a silicon-on-insulator (silicon-on-insulator), and more particularly to a method for manufacturing an SOI substrate used as a basic structure for forming a micro-electro-mechanical system (MEMS) structure. It is about.
일반적으로, SOI 기판은 절연층 상면에 단결정 실리콘층을 형성한 기판으로, 기판 하부의 누설전류를 절연층에 의해 효과적으로 차단할 수 있어 소자의 속도를 크게 향상시킬 수 있는 장점이 있다. 이러한 장점으로 인해, SOI기판은 CMOS(Complementary Metal-Oxide Semiconductor)소자와 같은 고속형 반도체소자에 널리 사용되어 왓으나, 최근에 MEMS분야에서도 상기 SOI기판이 적극적으로 이용되고 있다.In general, an SOI substrate is a substrate in which a single crystal silicon layer is formed on an upper surface of an insulating layer. The SOI substrate can effectively block a leakage current of the lower portion of the substrate by the insulating layer, thereby greatly improving the speed of the device. Due to these advantages, SOI substrates have been widely used in high-speed semiconductor devices such as CMOS (Complementary Metal-Oxide Semiconductor) devices, but recently, SOI substrates have been actively used in MEMS.
MEMS구조물에 사용되는 SOI기판 구조물은 절연층의 양면에 단결정실리콘 실리콘이 형성된 형태를 가지며, 2개의 실리콘기판을 절연층이 위치하도록 고온에서 접합시키는 방식을 제조된다. 종래의 MEMS구조물을 형성하기 위한 SOI기판의 제조공정은 도1a 내지 1c에 개략적으로 도시되어 있다.The SOI substrate structure used in the MEMS structure has a form in which single crystal silicon silicon is formed on both sides of the insulating layer, and a method of bonding two silicon substrates at a high temperature to position the insulating layer is manufactured. The manufacturing process of the SOI substrate for forming the conventional MEMS structure is schematically shown in Figs. 1A to 1C.
도1a와 같이, 실리콘 단결정 기판(11a,11b)을 마련한다. 실리콘 단결정 기판(11a,11b)은 폴리싱된 상면(A)과 래핑처리만된 하면(B)을 갖는다. 상기 실리콘단결정 기판(11a,11b)은 통상적으로 쵸크랄스키법으로 제조된 단결정봉을 슬라싱하여 웨이퍼를 제조하고, 슬라싱된 웨이퍼의 한 면을 래핑처리된 후에 폴리싱하여 경면을 형성하고, 다른 한 면은 래핑처리하는 방식으로 제조되기 때문이다.As shown in Fig. 1A, silicon single crystal substrates 11a and 11b are prepared. The silicon single crystal substrates 11a and 11b have a polished top surface A and a bottom surface B only wrapped. The silicon single crystal substrates 11a and 11b are typically manufactured by slicing single crystal rods prepared by Czochralski, and then wafers are polished by lapping one side of the sliced wafer and then polished to form a mirror surface. One side is made by lapping.
이어, 도1b와 같이, 각각의 실리콘 단결정 기판(11a,11b)의 폴리싱된 상면(A)에 절연막(15a,15b)을 형성한다. 상기 절연막(11a,11b)은 평탄한 상면을 갖도록, 폴리싱처리된 상면에 형성되어야 한다. 상기 절연막(15a,15b)으로서 산화막을 형성하는 경우에는, 실리콘 기판을 산소분위기의 가열로에 배치하여 열산화실리카(SiO2)막을 형성하는 통상의 열처리법이 이용될 수 있다.1B, insulating films 15a and 15b are formed on the polished upper surface A of each of the silicon single crystal substrates 11a and 11b. The insulating films 11a and 11b should be formed on the polished top surface to have a flat top surface. In the case of forming the oxide film as the insulating films 15a and 15b, a conventional heat treatment method may be used in which a silicon substrate is placed in a heating furnace in an oxygen atmosphere to form a thermal silica oxide (SiO 2 ) film.
다음으로, 도1c와 같이, 고청정상태에서 절연막(15a,15b)이 형성된 면이 서로 마주하도록 두 실리콘 기판(11a,11b)을 가접시킨 후에 고온접합시킨다. 고온접합과정에서 절연막(주로 SiO2막임)과 실리콘 기판의 공유결합이 유도되어 서로 접합될 수 있다. 이 때에 절연막(15a,15b) 사이의 계면에서 견고한 접합이 형성될 수 있도록 그 상면은 평탄한 상면을 가져야 한다.Next, as shown in FIG. 1C, the two silicon substrates 11a and 11b are temporarily welded to each other so that the surfaces on which the insulating films 15a and 15b are formed face each other in a high clean state. In the high temperature bonding process, a covalent bond between an insulating film (mainly a SiO 2 film) and a silicon substrate may be induced to be bonded to each other. At this time, the upper surface should have a flat upper surface so that a firm junction can be formed at the interface between the insulating films 15a and 15b.
이와 같이 형성된 MEMS용 SOI기판은 단일한 절연막(15)과 그 절연막(15)의 상하면에 실리콘 기판(11a,11b)을 갖는 구조가 된다. 절연막(15) 상부에 형성된 실리콘기판(11a)은 특정 기능을 구현하기 위한 소자로 형성되는 다바이스 웨이퍼(device wafer)의 역할을 하며, 절연막(15) 하부에 형성된 실리콘 기판(11b)은 공정 및 사용시에 상기 MEMS 소자를 취급하기 위한 핸들 웨이퍼(handle wafer)의 역할을 한다. 또한, 절연막(15)은 실리콘 기판(11a)을 식각하여 형성된 구조체를 지지하기 위한 부분(이를 앵커 또는 빔이라고 함)을 남겨두고 제거된다.The SOI substrate for MEMS thus formed has a structure including a single insulating film 15 and silicon substrates 11a and 11b on the upper and lower surfaces of the insulating film 15. The silicon substrate 11a formed on the insulating film 15 serves as a device wafer formed as an element for implementing a specific function, and the silicon substrate 11b formed below the insulating film 15 is used during processing and use. Serves as a handle wafer for handling the MEMS device. In addition, the insulating film 15 is removed leaving a portion (called an anchor or a beam) for supporting the structure formed by etching the silicon substrate 11a.
도2a 및 2b는 종래의 SOI기판을 이용한 MEMS 소자 제조공정을 개략적으로 나타내는 단면도을 도시한다.2A and 2B show cross-sectional views schematically showing a MEMS device fabrication process using a conventional SOI substrate.
도2a와 같이, 상부 실리콘 기판을 식각하여 특정의 구조체(21b)로 형성한다. 도2a에는 개략적으로 도시하였으나, 기판에 떠 있는 상태로 진동이 가능한 진동구조체 또는 절연층으로 고정된 전극구조체 등이 형성된다.As shown in Fig. 2A, the upper silicon substrate is etched to form a specific structure 21b. Although schematically illustrated in FIG. 2A, a vibrating structure or an electrode structure fixed with an insulating layer, etc., capable of vibrating while floating on a substrate is formed.
이어, 도2b와 같이, 상기 상부 실리콘 기판으로 형성된 구조체(21b)를 지지하기 위한 앵커 또는 빔부분(25')만을 제외하고 상기 절연막(25)을 제거한다. 이로써 상기 구조체 중 진동구조체가 하부 실리콘 기판으로부터 떠 있는 상태로 존재하여 원활한 진동운동을 보장받을 수 있다. 여기서 도2a에 도시된 절연막(25)은 상부 실리콘기판의 구조체를 형성하기 위해 제거된 공간을 통해 불소(HF)를 이용하여 에칭될 수 있다.Next, as shown in FIG. 2B, the insulating layer 25 is removed except for the anchor or beam portion 25 ′ for supporting the structure 21b formed of the upper silicon substrate. As a result, the vibration structure of the structure may be in a floating state from the lower silicon substrate, thereby ensuring smooth vibration movement. 2A may be etched using fluorine (HF) through the space removed to form the structure of the upper silicon substrate.
하지만, 이와 같은 SOI 기판으로 제조된 MEMS 소자에서, 상기 실리콘 기판 사이의 절연막의 두께는 수 ㎛이며, 실리콘 기판의 층간 간격은 매우 좁다. 또한, SOI 기판의 폭은 약 200㎛이상이므로, 도2b의 영역(I)와 같이, 상부 실리콘 기판으로부터 형성된 진동구조체가 하부 실리콘 기판에 쉽게 접착될 수 있다. 이를 스틱션(stiction)현상이라 한다. 스틱션이 발생되면, 원하는 소자의 진동운동이 보장될 수 없으며, 결국 MEMS소자로서 제기능을 수행할 수 없다.However, in the MEMS device made of such an SOI substrate, the thickness of the insulating film between the silicon substrates is several μm, and the interlayer spacing of the silicon substrate is very small. In addition, since the width of the SOI substrate is about 200 μm or more, as shown in region (I) of FIG. 2B, a vibration structure formed from the upper silicon substrate can be easily adhered to the lower silicon substrate. This is called stiction. If a stiction occurs, the vibratory motion of the desired device cannot be guaranteed, and thus cannot function as a MEMS device.
MEMS소자 제조공정에서 발생되는 스틱션문제는 공정 중에는 절연막을 제거하는 공정에서 사용되는 에칭액 또는 이를 세척하기 위한 세정액에 의한 표면장력으로 인해 발생된다. 또한, 제조공정에서 스틱션되지 않거나, 상부실리콘기판으로 형성된 진동구조체가 하부 실리콘기판에 다시 분리되더라도, 완성된 MEMS소자의 사용하는 조건에 따라, 즉 고전압, 고압력하에서 재발생될 수도 있다.The stiction problem generated in the MEMS device manufacturing process is caused by the surface tension by the etching liquid used in the process of removing the insulating film or the cleaning liquid for cleaning the same during the process. In addition, even if the vibration structure formed by the upper silicon substrate or not sequestered in the manufacturing process may be regenerated depending on the conditions of use of the completed MEMS device, that is, under high voltage and high pressure.
이와 같이 스틱션문제는 상부 진동구조체의 구동에 심각한 제한요소가 되고 있으며, MEMS용 SOI기판이 갖는 필연적인 문제로 취급되어 왔다.As such, the stiction problem is a serious limiting factor in the operation of the upper vibration structure, and has been treated as an inevitable problem of the SOI substrate for MEMS.
따라서, 당 기술분야는 MEMS소자에서 진동구조물이 하부 실리콘기판에 접착되는 스틱션문제를 해결할 수 있는 새로운 MEMS용 SOI기판의 제조방법이 요구되어 왔다.Therefore, there is a need in the art for a new method of manufacturing a SOI substrate for MEMS that can solve the stiction problem in which the vibration structure is bonded to the lower silicon substrate in the MEMS device.
본 발명은 상기 문제를 해결하기 위해서 안출된 것으로, 그 목적은 산화막과 같은 절연막이 형성되는 실리콘 기판 표면을 소정의 표면거칠기를 갖도록 표면처리하여, 상하부 실리콘기판의 접촉면적을 감소시킴으로써 스틱션문제를 완화할 수 있는 새로운 SOI기판의 제조방법을 제공하는데 있다.SUMMARY OF THE INVENTION The present invention has been made to solve the above problems, and its object is to surface-treat the surface of a silicon substrate on which an insulating film, such as an oxide film, is formed to have a predetermined surface roughness, thereby reducing the contact area of the upper and lower silicon substrates. The present invention provides a method for manufacturing a new SOI substrate that can be alleviated.
도1a 내지 1b은 종래의 실리콘 온 절연체(SOI) 기판의 제조공정을 개략적으로 나타내는 단면도이다.1A to 1B are cross-sectional views schematically illustrating a manufacturing process of a conventional silicon on insulator (SOI) substrate.
도2a 및 2b는 종래의 실리콘 온 절연체(SOI) 기판을 이용한 MEMS 소자의 제조공정을 개략적으로 나타내는 단면도이다.2A and 2B are cross-sectional views schematically illustrating a manufacturing process of a MEMS device using a conventional silicon on insulator (SOI) substrate.
도3a 내지 3e은 본 발명의 일실시형태에 따른 실리콘 온 절연체(SOI) 기판의 제조공정을 개략적으로 나타내는 단면도이다.3A to 3E are cross-sectional views schematically showing a manufacturing process of a silicon on insulator (SOI) substrate according to one embodiment of the present invention.
도4a 내지 4e는 본 발명의 다른 실시형태에 따른 실리콘 온 절연체(SOI) 기판의 제조공정을 개략적으로 나타내는 단면도이다.4A to 4E are cross-sectional views schematically showing a manufacturing process of a silicon on insulator (SOI) substrate according to another embodiment of the present invention.
도5는 본 발명에 따른 실리콘 온 절연체(SOI)기판을 이용하여 제조된 MEMS소자의 일부를 나타내는 SEM사진이다.5 is a SEM photograph showing a part of a MEMS device manufactured using a silicon on insulator (SOI) substrate according to the present invention.
<도면의 주요부분에 대한 부호설명><Code Description of Main Parts of Drawing>
31a,31b: 실리콘 단결정 기판31a, 31b: silicon single crystal substrate
35a,35b: 절연막35a, 35b: insulating film
상기 기술적 과제를 달성하기 위해서, 본 발명은,In order to achieve the above technical problem, the present invention,
각각 서로 대향하는 제1 면과 제2 면을 갖는 제1 실리콘 단결정 웨이퍼와 제2 실리콘 단결정 웨이퍼를 마련하는 제1 단계와, 상기 제1 및 제2 실리콘 단결정 웨이퍼의 상기 제1 면 중 적어도 한 면이 약 0.5㎛이상의 표면거칠기 갖도록 조면처리하는 제2 단계와, 상기 제1 및 제2 실리콘 단결정 웨이퍼 중 상기 조면처리된 제1 면 각각에 절연막을 형성하는 제3 단계와, 상기 제1 면이 서로 마주하도록 상기 제1 및 제2 실리콘 단결정 웨이퍼를 접합하는 제4 단계를 포함하는 SOI기판 제조방법을 제공한다.A first step of providing a first silicon single crystal wafer and a second silicon single crystal wafer each having a first surface and a second surface facing each other, and at least one of the first surfaces of the first and second silicon single crystal wafers; A second step of roughening to have a surface roughness of about 0.5 μm or more, a third step of forming an insulating film on each of the roughened first surfaces of the first and second silicon single crystal wafers, and the first surface of each other It provides a method for producing an SOI substrate comprising a fourth step of bonding the first and second silicon single crystal wafer to face each other.
또한, 상기 조면처리된 제1 면의 표면거칠기는 성장된 산화막 두께의 약 80% 이하로 하는 것이 바람직하다. 열처리에 의해 산화막(SiO2)을 형성하는 경우에는, 조면처리된 제1 면의 표면거칠기는 약 0.5㎛ ∼ 약 1.0㎛인 것이 바람직하다.In addition, the surface roughness of the roughened first surface is preferably about 80% or less of the thickness of the grown oxide film. In the case of forming the oxide film (SiO 2 ) by heat treatment, the surface roughness of the roughened first surface is preferably about 0.5 μm to about 1.0 μm.
상기 조면처리된 면에 절연막을 형성한 후에는 그 절연막의 상면을 평탄화하는 공정을 더 포함하는 것이 바람직하다.After forming the insulating film on the roughened surface, it is preferable to further include a step of planarizing the upper surface of the insulating film.
나아가, 상기 제1 및 제2 실리콘 단결정 웨이퍼의 제1 면 모두가 약 0.5㎛이상의 표면거칠기를 갖도록 조면처리하는 것이 스틱션문제를 해결하는데 보다 효율적이다. 이와 달리, 상기 제1 및 제2 실리콘 단결정 웨이퍼 중 제1 면 중 한 면을 선택하여 조면처리한 후에, 상기 제1 및 제2 실리콘 단결정 웨이퍼의 제1 면 모두에 절연막을 형성할 수도 있다. 물론 이경우에도 조면처리된 제1 면에 형성된 절연막의 상면은 평탄화시켜야 한다.Furthermore, roughening the surface of the first and second silicon single crystal wafers to have a surface roughness of about 0.5 μm or more is more efficient in solving the stiction problem. Alternatively, after selecting and roughening one of the first surfaces of the first and second silicon single crystal wafers, an insulating film may be formed on both of the first surfaces of the first and second silicon single crystal wafers. Of course, even in this case, the top surface of the insulating film formed on the roughened first surface should be flattened.
또한, 본 발명의 구체적인 실시형태에서는, 상기 조면처리하는 단계는, 감광막을 이용한 플라즈마식각공정, 드라이 필름 레지스터(Dry Film Resister)을 이용한 샌드블라스팅공정 또는 식각보호막을 이용한 습식에칭공정을 이용할 수 있으다.In a specific embodiment of the present invention, the roughening may include a plasma etching process using a photosensitive film, a sandblasting process using a dry film resistor, or a wet etching process using an etching protective film. .
본 발명의 다른 실시형태에서는, 실리콘 단결정 기판을 제조하는 단계에서 실리콘 단결정봉을 슬라이싱하여 각 면을 표면처리할 때에, 실리콘 단결정 기판 중 절연막을 형성할 면에 대해서는 표면거칠기가 약 0.5㎛이상이 되도록 래핑공정만을 수행하는 방식을 사용할 수도 있다.In another embodiment of the present invention, when slicing the silicon single crystal rod in the step of manufacturing the silicon single crystal substrate and surface treating each surface, the surface roughness of the silicon single crystal substrate to form the insulating film is about 0.5 μm or more. A method of performing only the lapping process may be used.
종래에는, 앞서 설명한 바와 같이, 래핑과 폴리싱처리를 이용하여 그 표면거칠기를 RMS(root mean square)값으로 표현할 때에 0.1㎛이하 수준으로 평탄화시킨 후에 절연막을 형성하였다. 이는 한쌍의 SOI기판을 접합시켜 MEMS기판을 제조할 때에, 두 절연막의 보다 견고한 접합을 형성할 수 있기 때문이다. 즉, 평탄한 상면에서 절연막을 성장할 때에, 절연막 상면이 평탄한 면을 가질 수 있으며, 최종적으로 그 상면이 마주하도록 접합시켰을 때에 두 SOI기판이 서로 견고한 접합면을 가질수 있기 때문이다.Conventionally, as described above, an insulating film was formed after flattening to a level of 0.1 μm or less when the surface roughness is expressed by a root mean square (RMS) value by using lapping and polishing. This is because when a pair of SOI substrates are joined to form a MEMS substrate, a more firm bond between the two insulating films can be formed. In other words, when the insulating film is grown on the flat upper surface, the upper surface of the insulating film may have a flat surface, and when the upper surface is finally bonded to each other, the two SOI substrates may have a solid bonding surface.
하지만, 본 발명자는, 후속공정에서 MEMS용 SOI기판으로부터 절연막을 제거할 때에, 오히려 상하부 실리콘기판이 접촉하는 스틱션문제가 그 실리콘 기판의 평탄한 면으로 인해 쉽게 발생된다는 사실을 알아 내었다. 상기 실리콘 기판의 평탄한 면은 서로 접착될 수 있는 면적이 크므로, 접착이 보다 쉽게 발생되고, 일단 접착되면 잘 분리되지 않는다.However, the inventors found out that when the insulating film is removed from the SOI substrate for MEMS in a subsequent process, the stiction problem of contacting the upper and lower silicon substrates is easily caused by the flat surface of the silicon substrate. Since the flat surfaces of the silicon substrate have a large area that can be bonded to each other, adhesion occurs more easily, and once adhered, they do not separate well.
따라서, 본 발명자는 이를 해결하기 위해서, 실리콘 기판 중 절연막이 형성될 면은 적어도 0.5㎛이상의 표면거칠기를 갖는 면으로 형성할 때에, 실제로 두 실리콘기판이 접촉가능한 면적을 감소시켜 스틱션현상을 예방할 수 있고, 스틱션이 발생하더라도 쉽게 분리될 수 있다는 사실을 알아 내었다. 본 상세한 설명에서 사용되는 표면거칠기는 특별한 설명이 없는 한, RMS(root mean square)값으로 표현된 값이다.Therefore, in order to solve this problem, the present inventors can reduce the area where two silicon substrates can actually contact each other to prevent stiction when the surface of the silicon substrate is formed to have a surface roughness of at least 0.5 μm or more. I found out that even if a stiction occurs, it can be easily separated. Surface roughness used in this detailed description is a value expressed as root mean square (RMS) value unless otherwise specified.
또한, 본 발명은 표면거칠기가 큰 표면을 갖는 실리콘 기판 상에 형성된 절연막의 표면을 추가적인 연마공정을 통해 평탄화시킴으로써 접합면이 견고하게 형성되도록 보장할 수 있다. 따라서, 상하부 실리콘 기판 중 어느 하나의 실리콘 기판에만 절연막이 형성되면, MEMS용 SOI기판을 제조할 수 있으나, 두 실리콘 기판이 견고한 접합을 형성하기 위해서, 본 발명에 따른 표면거칠기를 갖도록 조면처리된면에는 절연막이 형성되어야 하고, 그 절연막의 상면을 평탄화하는 것이 바람직하다. 다만, 상기 절연막물질이 플로우(flow)특성을 갖고 있어, 형성과정에서 자체 평탄화가 가능한 경우에는, 별도의 평탄화공정이 요구되지 않을 수 있다.In addition, the present invention can ensure that the bonding surface is firmly formed by planarizing the surface of the insulating film formed on the silicon substrate having a large surface roughness through an additional polishing process. Therefore, when an insulating film is formed on only one silicon substrate of the upper and lower silicon substrates, the SOI substrate for MEMS can be manufactured, but the two silicon substrates are roughened to have a surface roughness according to the present invention in order to form a firm bond. An insulating film must be formed in the film, and it is preferable to flatten the upper surface of the insulating film. However, when the insulating material has a flow characteristic, and the self-planarization is possible in the forming process, a separate planarization process may not be required.
이하, 첨부된 도면을 참조하여 본 발명을 상세히 설명하기로 한다.Hereinafter, with reference to the accompanying drawings will be described in detail the present invention.
도3a 내지 3e은 본 발명의 일실시형태에 따른 MEMS용 SOI기판 제조공정을 설명하기 위한 개략 단면도이다. 본 실시형태에 따른 MEMS용 SOI기판은 2개의 실리콘기판의 절연막형성면 모두에 대해 조면처리가 실시된 경우를 나타내지만, 본 발명은 이에 한정되지 않는다. 즉, 2개의 실리콘 기판 중 한 기판의 절연막형성면만을 조면처리하더라도, 원하는 본 발명의 효과를 얻을 수 있다.3A to 3E are schematic cross-sectional views for explaining a MEI SOI substrate manufacturing process according to one embodiment of the present invention. The SOI substrate for MEMS according to the present embodiment shows a case where roughening is performed on both of the insulating film forming surfaces of two silicon substrates, but the present invention is not limited to this. That is, even if only the insulating film forming surface of one of the two silicon substrates is roughened, the desired effect of the present invention can be obtained.
도3a와 같이, 상하면을 갖는, 2개의 실리콘 단결정 기판(31a,31b)을 마련한다. 일반적으로, 상기 실리콘 기판(31a,31b)의 상하면 중 한 면은 래핑한 후에 폴리싱처리된 평탄한 상면이며, 다른 한면은 래핑처리만 실행된 하면이다. 종래에는 폴리싱처리된 면을 절연막이 형성하는데 사용하였으나, 본 발명에서는 절연막이 형성될 면이 정해지면, 고의적으로 소정의 표면거칠기를 부여하는 조면처리단계를 추가한다.As shown in Fig. 3A, two silicon single crystal substrates 31a and 31b having upper and lower surfaces are provided. In general, one of the upper and lower surfaces of the silicon substrates 31a and 31b is a flat upper surface polished after lapping, and the other surface is a lower surface on which only lapping is performed. Conventionally, the polished surface is used to form the insulating film. However, in the present invention, when the surface on which the insulating film is to be formed is determined, a roughening step of intentionally giving a predetermined surface roughness is added.
도3b는 절연막이 형성된 면에 대한 조면처리공정단계를 도시한다. 도3b와 같이, 상기 실리콘 단결정 기판(31'a,31'b) 중 절연막이 형성될 면에 소정의 표면거칠기를 갖도록 조면처리를 실시한다. 조면처리된 면은 적어도 0.5㎛이상의 표면거칠기를 가질 때에, 스틱션발생을 방지할 정도로 접촉가능한 면적을 감소시킬 수 있다. 도3b에서 사용되는 조면처리공정으로는 다양한 방법으로 구현될 수 있다. 이에 대해서는 후술하기로 한다.3B shows a roughening process step for the surface on which the insulating film is formed. As shown in Fig. 3B, roughening is performed to have a predetermined surface roughness on the surface of the silicon single crystal substrates 31'a and 31'b on which the insulating film is to be formed. When the roughened surface has a surface roughness of at least 0.5 mu m or more, the contactable area can be reduced to such an extent as to prevent stiction. The roughening process used in Figure 3b may be implemented in various ways. This will be described later.
이어, 도3c와 같이, 각 실리콘 기판(31'a,31'b)의 조면처리된 면에 절연막(35'a,35'b)을 형성한다. 일반적으로 사용되는 절연막(35'a,35'b)으로는 열산화실리카(SiO2)인 산화막이 있다. 상기 산화막은 열처리방법으로 제조될 수 있다. 즉, 조면처리된 면을 산소분위기에 노출시킨 채로 가열로에서 고온처리함으로써 원하는 산화막을 형성할 수 있다. 이와 같이 형성된 절연막(35'a,35'b)은 그 성장면인 실리콘 기판(31'a,31'b) 상면의 표면거칠기에 따라서 소정의 표면거칠기를 갖는다. 따라서, 절연막의 상면이 서로 거친 표면이므로, 이를 서로 견고하게 접합시키기가 어렵다는 문제가 있다. 이를 해결하기 위해서, 상기 절연막의 상면에 대한 평탄화공정을 실시한다.3C, insulating films 35'a and 35'b are formed on the roughened surface of each of the silicon substrates 31'a and 31'b. Commonly used insulating films 35'a and 35'b include oxide films made of thermal silica (SiO 2 ). The oxide film may be manufactured by a heat treatment method. In other words, a desired oxide film can be formed by subjecting the roughened surface to an oxygen atmosphere at a high temperature in a heating furnace. The insulating films 35'a and 35'b thus formed have a predetermined surface roughness in accordance with the surface roughness of the upper surfaces of the silicon substrates 31'a and 31'b, which are the growth surfaces. Therefore, since the top surfaces of the insulating films are rough surfaces, it is difficult to firmly bond them together. In order to solve this problem, a planarization process is performed on the upper surface of the insulating film.
도3d는 평탄화처리된 절연막(35'a,35'b)을 갖는 실리콘기판(31'a,31'b)을 나타낸다. 본 단계에서 적용되는 평탄화공정은 통상의 폴리싱공정이 사용될 수 있으며, 가능한 적은 연마율로 높은 평탄도를 구현하는 것이 바람직하다. 이와 같이 평탄화된 절연막(35'a,35'b)의 상면으로 서로 접합시킬 경우에, 보다 치밀한 계면을 형성할 수 있다.3D shows silicon substrates 31'a and 31'b having planarized insulating films 35'a and 35'b. As the planarization process applied in this step, a conventional polishing process may be used, and it is desirable to realize high flatness with as little polishing rate as possible. In the case where the upper surfaces of the planarized insulating films 35'a and 35'b are bonded to each other, a more dense interface can be formed.
최종적으로, 도3e와 같이, 상기 단계를 통해 마련된 실리콘 기판을 서로 절연막이 마주하도록 접합시킨다. 본 단계에 따른 접합공정은 절연막(35'a,35'b)이 하나의 절연막(35)이 형성되도록, 고청정상태에서 두 실리콘 기판(31'a,31'b)을 가접시킨 후에 고온접합시킨다. 상기 고온접합과정에서 절연막과 실리콘 기판의 공유결합이 유도되어 서로 접합될 수 있다. 이 때에 절연막(35'a,35'b) 사이의 계면은 도3d의 공정을 통해 평탄하게 연마되어, 치밀한 계면을 형성할 수 있으며, 결국 견고한 접합이 형성된다.Finally, as shown in Fig. 3E, the silicon substrates prepared through the above steps are bonded to each other so that the insulating films face each other. In the bonding process according to this step, the high temperature bonding is performed after the two silicon substrates 31'a and 31'b are welded together in a high-clean state so that the insulating films 35'a and 35'b form one insulating film 35. Let's do it. In the high temperature bonding process, a covalent bond between the insulating film and the silicon substrate may be induced to be bonded to each other. At this time, the interface between the insulating films 35'a and 35'b is smoothly polished through the process of FIG. 3D, so that a dense interface can be formed, and thus a firm junction is formed.
도3a 내지 3e에 도시된 실시형태와 달리, 두 실리콘 기판 중 하나의 실리콘 기판에만 조면처리하여 그 조면처리된 면에만 절연막을 형성하여도 스틱션 방지효과를 얻을 수 있다.Unlike the embodiment shown in Figs. 3A to 3E, even if only one silicon substrate is roughened on one of the two silicon substrates and an insulating film is formed only on the roughened surface, it is possible to obtain a stiction prevention effect.
도4a 내지 4e는 본 발명의 다른 실시형때에 따른 MEMS용 SOI기판의 제조공정을 나타내는 단면도로서, 하나의 실리콘 기판에 대해서만 조면처리된 예를 설명하기 위한 것이다.4A to 4E are cross-sectional views showing the manufacturing process of the MEMS SOI substrate according to another embodiment of the present invention, for explaining an example in which only one silicon substrate is roughened.
도4a와 같이, 상하면을 갖는, 2개의 실리콘 단결정 기판(41a,41b)을 마련한다. 상기 실리콘 기판(31a,31b)은 도3a와 같이, 한 면이 래핑된 후에 폴리싱처리된 평탄한 상면이며, 다른 한면은 래핑처리만 실행된 하면일 수 있다.As shown in Fig. 4A, two silicon single crystal substrates 41a and 41b having upper and lower surfaces are provided. The silicon substrates 31a and 31b may be flat top surfaces polished after one surface is wrapped, as shown in FIG. 3A, and the other surface may be a bottom surface on which only lapping is performed.
이어, 도4b와 같이, 하나의 실리콘 단결정 기판(41'a)의 상면에 대해서만 조면처리공정단계를 실시하며, 상기 실리콘 단결정 기판(41'b)에 대해서는 조면처리하지 않는다. 이와 같이, 한면에 대해서만 적어도 0.5㎛이상의 표면거칠기를 갖도록 조면처리하는 경우에도, 스틱션발생을 방지할 정도로 접촉가능한 면적을 감소하는 효과를 기대할 수 있다.Next, as shown in FIG. 4B, the rough surface treatment step is performed only on the top surface of one silicon single crystal substrate 41 ′ a, and the surface roughening process is not performed on the silicon single crystal substrate 41 ′ b. In this way, even when roughening the surface to have a surface roughness of at least 0.5 μm or more on only one surface, the effect of reducing the area that can be contacted to prevent stiction can be expected.
다음으로, 도4c와 같이, 상기 실리콘 기판(41'a)의 조면처리된 면에 절연막(45)을 형성한다. 도4c와 같이 조면처리된 면을 갖는 실리콘 기판(41'a)에만 절연막(45)을 형성하는 경우에는, 그 절연막(45)의 두께(t)는 충분히 두껍게 성장시킬 필요가 있다. 본 실시예에서는 조면처리된 면을 갖는 실리콘 기판(41'a)에만 절연막(45)을 형성하는 것으로 도시하였으나, 이와 달리, 조면처리되지 않은 실리콘 기판(41b)에도 추가적으로 절연막을 형성할 수도 있다.Next, as shown in FIG. 4C, an insulating film 45 is formed on the roughened surface of the silicon substrate 41'a. In the case where the insulating film 45 is formed only on the silicon substrate 41'a having the roughened surface as shown in Fig. 4C, the thickness t of the insulating film 45 needs to be grown sufficiently thick. In this embodiment, the insulating film 45 is formed only on the silicon substrate 41'a having the roughened surface. Alternatively, the insulating film 45 may be additionally formed on the non-roughened silicon substrate 41b.
이어, 도4d와 같이, 도4c의 절연막(45) 상면을 연마하여 평탄한 상면을 갖는 절연막(45')으로 형성한다. 이는 표면거칠기를 갖는 상면에 형성된 절연막도 상면이 매우 거칠게 형성되므로, 접합불량을 초래할 수 있기 때문이다. 따라서, 본 절연막의 평탄화공정은 조면처리된 면에 형성된 절연막에만 적용되며, 만약 조면처리되지 않은 실리콘기판(41b)에 절연막을 성장하는 경우에는, 평탄한 상면을 갖는 절연막이 형성될 수 있으므로, 반드시 평탄화공정을 적용할 필요는 없다. 상기 평탄화된 절연막(45')의 상면은 다른 실리콘기판(41b)의 평탄한 면에 접합될 경우에, 보다 치밀한 계면을 형성할 수 있다.4D, the upper surface of the insulating film 45 of FIG. 4C is polished to form an insulating film 45 'having a flat upper surface. This is because the insulating film formed on the upper surface having the surface roughness also has a very rough upper surface, which may result in poor bonding. Therefore, the planarization process of the insulating film is applied only to the insulating film formed on the roughened surface. If the insulating film is grown on the unroughened silicon substrate 41b, an insulating film having a flat upper surface may be formed, so that the flattening process is necessarily flattened. There is no need to apply the process. When the upper surface of the planarized insulating film 45 'is bonded to the flat surface of the other silicon substrate 41b, a more dense interface can be formed.
최종적으로, 도4e와 같이, 상기 단계를 통해 마련된 실리콘 기판(41'a,41b)을 절연막이 사이에 위치하도록 접합시킨다. 본 단계에 따른 접합공정은 고청정상태에서 두 실리콘 기판(41'a,41b)을 가접시킨 후에 고온접합함으로써 완료될 수 있다. 이 때에 실리콘 기판(41'a)의 절연막(45')과 다른 실리콘 기판(41b) 사이의 계면은 서로 치밀하게 접할 수 있는 평탄한 면을 가지므로 견고하게 접합될 수 있다Finally, as shown in FIG. 4E, the silicon substrates 41'a and 41b prepared through the above steps are bonded to each other so that the insulating film is positioned therebetween. The bonding process according to this step can be completed by high temperature bonding after the two silicon substrates 41'a, 41b are welded together in a high clean state. At this time, the interface between the insulating film 45 'of the silicon substrate 41'a and the other silicon substrate 41b has a flat surface that can be in close contact with each other, and thus can be firmly bonded.
본 발명에서 사용되는 조면처리공정은 앞서 설명한 바와 같이, 다양한 형태로 구현될 수 있다.As described above, the roughening process used in the present invention may be implemented in various forms.
우선, 감광막을 이용한 플라즈마식각공정으로 구현될 수 있다. 즉, 절연막이 형성될 실리콘 기판의 일면에 상기 감광막을 형성하고, 상기 감광막이 그 일면에 대해 약 0.5㎛이상의 표면거칠기를 부여할 수 있도록 사진식각공정을 이용하여 패터닝한다. 이어, 진공상태에서 플라즈마를 이용하여 상기 감광막 패턴이 형성된 면을 식각함으로서 원하는 표면거칠기를 갖는 실리콘 상면을 형성할 수 있다.First, it may be implemented by a plasma etching process using a photosensitive film. That is, the photoresist film is formed on one surface of the silicon substrate on which the insulating film is to be formed, and the photoresist film is patterned by using a photolithography process so as to impart a surface roughness of about 0.5 μm or more to one surface thereof. Subsequently, the upper surface of the silicon having the desired surface roughness may be formed by etching the surface on which the photoresist pattern is formed by using plasma in a vacuum state.
이와 달리, 절연막이 형성될 실리콘 기판의 일면에 드라이 필름 레지스터(dry film resister, DFR)를 적층하고, 상기 드라이 필름 레지스터이 그 일면에 약 0.5㎛이상의 표면거칠기를 부여할 수 있도록, 사진식각공정을 이용하여 그 드라이 필름 레지스터를 패터닝한 후에, 샌드블라스팅공정을 실시하는 방법을 사용할 수도 있다.On the other hand, a dry film resister (DFR) is laminated on one surface of the silicon substrate on which the insulating film is to be formed, and the photolithography process is used so that the dry film resistor can give a surface roughness of about 0.5 μm or more to one surface thereof. After the dry film register is patterned, a method of performing a sandblasting step may be used.
또한, 다른 조면처리방법으로는 습식에칭공정을 이용할 수도 있다. 즉, 절연막이 형성될 실리콘 기판의 일면에 식각보호막을 형성하여 통상의 사진식각공정을 이용하여 그 식각보호막을 패터닝하고, 에칭액을 이용한 상기 식각보호막 패턴이 형성된 면을 습식에칭할 수 있다.In addition, a wet etching process may be used as another roughening method. That is, an etch protective film may be formed on one surface of the silicon substrate on which the insulating film is to be formed, pattern the etch protective film using a conventional photolithography process, and wet etching the surface on which the etch protective film pattern is formed using an etching solution.
본 발명에서 상하부 실리콘 기판 사이의 스틱션문제를 방지하기 위해, 실리콘 기판의 절연막형성면에 부여되는 표면거칠기는 적어도 0.5㎛으로 한정된다. 일반적으로 그 상한은 당업자에 의해 한정될 수 있지만, 절연막 두께의 약 80% 이하에 해당하는 거칠기를 부여하는 것이 바람직하다. 예를 들어, 약 2㎛의 절연막을 성장시킬 경우에는 표면거칠기는 그 80% 수준인 1.6㎛이하로 할 수 있다.In order to prevent the stiction problem between the upper and lower silicon substrates in the present invention, the surface roughness applied to the insulating film forming surface of the silicon substrate is limited to at least 0.5 μm. Generally, the upper limit can be defined by a person skilled in the art, but it is preferable to give roughness corresponding to about 80% or less of the thickness of the insulating film. For example, when growing an insulating film of about 2㎛, the surface roughness may be 1.6㎛ or less, the 80% level.
이와 같이, 표면거칠기의 바람직한 범위가 절연막 두께에 의해 한정될 수 있는 이유는, 형성될 절연막의 두께가 한정될 때에 그 표면거칠기가 지나치게 거치면, 실리콘 기판 상에 절연막을 형성하여도 실리콘기판의 부분적으로 노출될 수 있기 때문이다. 특히, 후속되는 절연막 평탄화공정에서 제거될 절연막부분을 고려할 때에, 실리콘기판의 표면거칠기를 절연막 두께의 약 80% 이하로 하는 것이 바람직하다.As such, the preferable range of the surface roughness can be limited by the thickness of the insulating film. If the surface roughness passes excessively when the thickness of the insulating film to be formed is limited, even if the insulating film is formed on the silicon substrate, Because it can be exposed. In particular, when considering the insulating film portion to be removed in the subsequent insulating film flattening process, it is preferable that the surface roughness of the silicon substrate be about 80% or less of the insulating film thickness.
또한, 통상적인 절연막형성공정으로 사용되는 열처리방법에 의한 산화막의 경우에는, 실리콘 기판 상에 성정가능한 절연막의 두께는 수㎛범위로 제약된다. 따라서, 이러한 조건을 고려할 때에 실리콘 기판의 절연막형성면은 1㎛이하로 조면처리하는 것이 바람직하다.In addition, in the case of the oxide film by the heat treatment method used in the conventional insulating film forming process, the thickness of the insulating film that can be set on the silicon substrate is limited to a range of several micrometers. Therefore, in consideration of such conditions, it is preferable that the insulating film forming surface of the silicon substrate be roughened to 1 m or less.
상기 설명된 조면처리방법은 완성된 실리콘 단결정 웨이퍼에서 구현되는 방법을 예시한 것이다. 본 발명에서는 상기 예시된 조면처리공정과 다른 방식으로, 실리콘 단결정 웨이퍼를 제조하는 과정에서 본 발명의 조건에 부합하는 표면거칠기를 갖는 웨이퍼를 직접 제조할 수도 있다.The roughening method described above illustrates a method implemented in a completed silicon single crystal wafer. In the present invention, a wafer having a surface roughness that satisfies the conditions of the present invention may be directly manufactured in the process of manufacturing a silicon single crystal wafer in a manner different from the roughening process illustrated above.
일반적인 실리콘 단결정 웨이퍼 제조공정은 실리콘 단결정봉을 슬라이싱하고, 슬라이싱된 실리콘 단결정 웨이퍼에 대해 래핑공정 및/또는 폴리싱공정을 통해 그 표면을 평탄하게 연마하는 공정이 수반된다. 이 때에, SOI기판을 제조할 때에, 절연막이 형성될 면에 대해서, 평탄한 경면을 형성하는 폴리싱공정을 실행하지 않고, 그 표면거칠기가 약 0.5㎛이상을 유지하도록 래핑공정만을 수행하여, 직접적으로 원하는 실리콘 단결정 웨이퍼를 제조할 수도 있다.A typical silicon single crystal wafer manufacturing process involves slicing a silicon single crystal rod and smoothing the surface of the sliced silicon single crystal wafer through a lapping process and / or a polishing process. At this time, when manufacturing the SOI substrate, the lapping process is carried out directly so as to maintain the surface roughness of about 0.5 mu m or more without performing a polishing process for forming a flat mirror surface on the surface on which the insulating film is to be formed. Silicon single crystal wafers may be produced.
도5는 본 발명에 따른 제조방법으로 형성된 MEMS용 SOI기판을 나타내는 SEM사진이다. 도5에 나타난 실리콘구조체는 상기 MEMS용 SOI기판의 상부실리콘기판을 식각하여 구조체를 형성하고, 절연막이 제거된 후에 릴리이즈(release)상태를 나타낸다. 실리콘 구조체를 둘러싼 어두운 부분은 절연막이 제거된 공간을 나타낸다.5 is a SEM photograph showing a SOI substrate for MEMS formed by the manufacturing method according to the present invention. The silicon structure shown in FIG. 5 forms a structure by etching the upper silicon substrate of the SOMS substrate for the MEMS, and shows a release state after the insulating film is removed. The dark part surrounding the silicon structure represents the space where the insulating film is removed.
도5의 원으로 표시된 영역(Ⅱ)은 SOI기판 제조공정에서 조면처리된 상면부분에 해당되는 영역이다. 상기 부분은 약 0.5∼0.8㎛의 표면거칠기를 갖는다. 이와 같이, 실험한 결과에 따르면, 본 발명에 따라 제조된 SOI기판을 사용하는 경우에, 상기 상부실리콘 기판을 식각하여 형성된 구조체는 절연막을 제거한 후에도 하부 실리콘 기판에 접착이 거의 발생되지 않는다.A region II indicated by a circle in Fig. 5 is a region corresponding to the top surface portion roughened in the SOI substrate manufacturing process. The part has a surface roughness of about 0.5 to 0.8 mu m. As such, according to the experimental results, in the case of using the SOI substrate manufactured according to the present invention, the structure formed by etching the upper silicon substrate hardly generates adhesion to the lower silicon substrate even after the insulating film is removed.
본 발명은 상술한 실시형태 및 첨부된 도면에 의해 한정되는 것이 아니고, 첨부된 청구범위에 의해 한정하고자 하며, 청구범위에 기재된 본 발명의 기술적 사상을 벗어나지 않는 범위 내에서 다양한 형태의 치환, 변형 및 변경이 가능하다는 것은 당 기술분야의 통상의 지식을 가진 자에게는 자명할 것이다.The present invention is not limited by the above-described embodiment and the accompanying drawings, but is intended to be limited by the appended claims, and various forms of substitution, modification, and within the scope not departing from the technical spirit of the present invention described in the claims. It will be apparent to those skilled in the art that changes are possible.
상술한 바와 같이, 본 발명의 MEMS용 SOI제조방법에 따르면, 실리콘 기판 중 절연막이 형성될 면에 0.5㎛의 표면거칠기를 제공하여 접촉가능한 면적을 감소시킴으로써, MEMS소자 제조공정에서 절연막을 제거한 후에 에칭액 또는 세정액의 표면장력에 의해 상하부 실리콘 기판이 서로 접착되는 스틱션문제를 효과적으로 방지할 수 있다.As described above, according to the method of manufacturing the SOI for MEMS of the present invention, by providing a surface roughness of 0.5 mu m on the surface on which the insulating film is to be formed in the silicon substrate to reduce the contactable area, the etching solution after removing the insulating film in the MEMS device manufacturing process Alternatively, the problem of stiction in which upper and lower silicon substrates adhere to each other by the surface tension of the cleaning liquid can be effectively prevented.
Claims (14)
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR10-2002-0084701A KR100471158B1 (en) | 2002-12-27 | 2002-12-27 | A Method of Producing a Silicon-On-Insulator Substrate for MEMS |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR10-2002-0084701A KR100471158B1 (en) | 2002-12-27 | 2002-12-27 | A Method of Producing a Silicon-On-Insulator Substrate for MEMS |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| KR20040058477A true KR20040058477A (en) | 2004-07-05 |
| KR100471158B1 KR100471158B1 (en) | 2005-03-10 |
Family
ID=37350574
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| KR10-2002-0084701A KR100471158B1 (en) | 2002-12-27 | 2002-12-27 | A Method of Producing a Silicon-On-Insulator Substrate for MEMS |
Country Status (1)
| Country | Link |
|---|---|
| KR (1) | KR100471158B1 (en) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| FR2911597A1 (en) * | 2007-01-22 | 2008-07-25 | Soitec Silicon On Insulator | METHOD FOR FORMING AND CONTROLLING ROUGH INTERFACES |
| US8268703B2 (en) | 2007-01-22 | 2012-09-18 | S.O.I.Tec Silicon On Insulator Technologies | Surface roughening process |
| KR101370666B1 (en) * | 2006-03-10 | 2014-03-04 | 가부시키가이샤 한도오따이 에네루기 켄큐쇼 | Microstructure, semiconductor device, and manufacturing method of the microstructure |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR101118855B1 (en) * | 2010-04-09 | 2012-03-16 | 주식회사 위스코하이텍 | Substrate |
-
2002
- 2002-12-27 KR KR10-2002-0084701A patent/KR100471158B1/en not_active IP Right Cessation
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR101370666B1 (en) * | 2006-03-10 | 2014-03-04 | 가부시키가이샤 한도오따이 에네루기 켄큐쇼 | Microstructure, semiconductor device, and manufacturing method of the microstructure |
| FR2911597A1 (en) * | 2007-01-22 | 2008-07-25 | Soitec Silicon On Insulator | METHOD FOR FORMING AND CONTROLLING ROUGH INTERFACES |
| WO2008090426A1 (en) * | 2007-01-22 | 2008-07-31 | S.O.I.Tec Silicon On Insulator Technologies | Process for forming and controlling rough interfaces |
| US7807548B2 (en) | 2007-01-22 | 2010-10-05 | S.O.I.Tec Silicon On Insulator Technologies | Process of forming and controlling rough interfaces |
| US8268703B2 (en) | 2007-01-22 | 2012-09-18 | S.O.I.Tec Silicon On Insulator Technologies | Surface roughening process |
Also Published As
| Publication number | Publication date |
|---|---|
| KR100471158B1 (en) | 2005-03-10 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A201 | Request for examination | ||
| E902 | Notification of reason for refusal | ||
| E701 | Decision to grant or registration of patent right | ||
| GRNT | Written decision to grant | ||
| FPAY | Annual fee payment |
Payment date: 20130111 Year of fee payment: 9 |
|
| FPAY | Annual fee payment |
Payment date: 20131224 Year of fee payment: 10 |
|
| FPAY | Annual fee payment |
Payment date: 20150202 Year of fee payment: 11 |
|
| FPAY | Annual fee payment |
Payment date: 20160111 Year of fee payment: 12 |
|
| FPAY | Annual fee payment |
Payment date: 20170102 Year of fee payment: 13 |
|
| LAPS | Lapse due to unpaid annual fee |