KR20040051519A - 3-ｄ 구조물 보호 장치 - Google Patents

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Abstract

본 발명은 리라우트 트레이스(리라우트 층)를 통해 웨이퍼 상의 본드 패드에 전기적으로 접속된 유연하거나 또는 부합적인 범프 형태의 3-D 접촉 구조물과 같은, 웨이퍼 상의 3-D 구조물의 보호를 위한 장치에 관한 것으로, 간단하고 신뢰할 수 있는 방식으로 구현될 수 있으며 특히 테스팅 디바이스 내에서 웨이퍼를 처리하여 테스트하는 동안 3-D 구조물의 신뢰할 수 있는 보호를 보장하는, 웨이퍼 상의 기능적인 3-D 구조물의 보호를 위한 장치를 제공하는 것을 목적으로 한다. 이것은 기계적으로 보강된 웨이퍼 상의 다수의 선택된 3-D 구조물에 의해 이루어지며, 따라서 이들 선택된 3-D 구조물 중 적어도 일부는 다른 기능적인 3-D 구조물보다 큰 기계적인 하중에 견디는(mechanical load-bearing) 능력을 갖는다.

Description

3-Ｄ 구조물 보호 장치{ARRANGEMENT FOR THE PROTECTION OF 3-D STRUCTURES ON WAFERS}
본 발명은 리라우트 트레이스(reroute trace)(리라우트 층)를 통해 웨이퍼 상의 본드 패드에 전기적으로 접속된 유연하거나(flexible) 또는 부합적인(compliant) 범프 형태의 3-D 접촉 구조물과 같은, 웨이퍼 상의 3-D 구조물의 보호를 위한 장치에 관한 것으로, 상기 리라우트 트레이스는 기능적인 3-D 구조물 상으로 연장되며, Au 층 및 상기 3-D 구조물의 보호를 위한 장치에 의해 덮여져 있는 Cu/Ni 층을 포함한다.
웨이퍼와 캐리어 요소 간의 전기 접속 수가 꾸준히 증가하고, 특히 가장 평탄한 조립체를 얻는 데 필요한 소형화로 인해, 캐리어 요소 상에 반도체 칩을 직접 전기 접속하게 되었다(플립-칩 본딩).
그러나, PCB(인쇄 회로 기판)와 같은 캐리어 요소 상에 반도체 칩을 직접 접속하기 위해서는, 반도체 칩 상에 금 도금된(gold-plated) 접촉 영역 내의 각각의 최고점에서 끝나며 리라우트 트레이스를 통해 웨이퍼의 본드 패드에 접속되는 3-D 구조물을 생성할 필요가 있다. 그러면, 이 금 도금된 접촉 영역은 솔더 재료의 마이크로-볼(micro-ball) 등을 구비할 수도 있으며, PCB 상에 대응하는 솔더링 접촉부에 전기적 및 기계적으로 접속될 수도 있다.
예를 들어 각 구성요소의 상이한 열 팽창률로 인한, 완성된 조립체의 기계적 하중에 대한 어떠한 보상을 위해, 3-D 구조물의 베이스 요소는, 예를 들어 실리콘과 같은 부합적인 재료(compliant material)로 제조되며, 따라서 금속화 후에 3-차원의, 웨이퍼에 단단히 결합된 기계적으로 유연한 구조물이 생성된다.
본드 패드 및 3-D 구조물 사이의 전기 접속을 위해 사용된 리라우트 트레이스는 시드층 상에 형성되며, 그 위에 Cu 리라우트 트레이스가 성장되고 맨 위에 Ni 층이 성장된다. Ni 층은 Cu 층이 부식되지 않도록 보호하는 역할을 한다. 시드층 및 베이스 요소 아래에는 일반적으로 유전체가 있어, 3-D 구조물 상의 접촉 요소와 관련된 본드 패드 사이에만 전기 접속이 이루어지도록 보장한다.
접촉 요소의 결합가능성(solderability)을 얻기 위해, 3-D 구조물의 적어도 끝에서, 니켈층이 이 영역 내에서 금으로 코팅되어야 한다.
현재, 실제로 사용되고 있는 3-D 구조물을 형성하기 위한 방법의 경우, 일반적으로 공지되어 있는 리소그래픽 처리에 의해 금 층(gold layer)을 형성한다. 시드층 및 Cu/Ni 층의 증착 후에 전체 재분포층(redistribution layer) 상에 금을 증착함으로써 기능적인 요소의 형성이 이루어진다. 그 후, 리소그래픽 처리에 의해, 금 층의 바람직하지 않은 영역의 선택적인 에칭 또는 제거가 이루어질 수 있는 방식으로 금 층이 덮이고, 이것이 완료되면, 금 층은 3-D 구조물의 영역 내에만 남게된다. 이런 방법으로 생성된 3-D 구조물은 이하에서 기능적인 3-D 구조물이라 지칭되는데, 그 이유는 웨이퍼로부터 별도로 분리된 칩들을 캐리어 요소들과 전기적인 결합을 하는데 3-D 구조물이 필수적이기 때문이다.
이 방법은 다음의 공정 단계, 즉, 시드층을 증착하는 단계와, EPR1(에폭시 포토레지스트 1) 코팅 및 구성 단계(리소그래픽 단계 1)와, 리라우트 도금, 시드층 상에 Cu/Ni 층 생성 단계와, 리라우트 트레이스를 Au로 코팅하는 단계와, EPR2 (에폭시 포토레지스트 2) 코팅 및 구성 단계(리소그래픽 단계 2)와, Au 층의 선택적인 에칭(습식 에칭 또는 제거) 단계로 요약될 수 있다.
그러나, 이 방법에 의해 생성된 기능적인 3-D 구조물은, 각 칩으로 분리되기 전에, 웨이퍼 조립체 내에서 이들의 기능적인 능력에 대해 테스트되어야 한다. 이 목적을 위해, 웨이퍼는 테스팅 디바이스에 제공되어야 하며, 이 테스팅 디바이스에서, 모든 기능적인 3-D 구조물이 동시에 전기적으로 결합될 수 있으며, 따라서 테스트 회로와의 전기 접촉이 이루어진다. 이 점에 있어서, 부합하는 기능적인 3-D 구조물은 한편으로는 적절한 힘에 의해 테스팅 디바이스와 접촉하게 되지만, 다른 한편으로는 기계적으로 하중을 너무 많이 받거나 파괴된다. 따라서, 웨이퍼가 정의된 상태 하에서 테스팅 디바이스 상에 배치되어야 한다.
부합하는 기능적인 3-D 구조물의 사용과 관련된 다른 문제점은, 이들이 처리될 때, 즉, 운반 또는 중간 저장 중에, 손상에 대해 아주 민감하다는 것이다.
웨이퍼를 개별 칩으로 분리하고 이들을 캐리어 요소에 솔더링한 후에, 기능적인 3-D 구조물은 캐리어 요소에 의해 보호된다. 이것은, 상기 민감한 기능적인 3-D 구조물이 각각 분리되기 전에, 우선 웨이퍼 조립체에서의 손상으로부터 보호되어야 한다는 것을 의미한다.
따라서, 본 발명은 간단하고 신뢰할 수 있는 방식으로 구현될 수 있으며 특히 테스팅 디바이스 내에서 웨이퍼를 처리하여 테스트하는 동안 3-D 구조물의 신뢰할 수 있는 보호를 보장하는, 웨이퍼 상의 기능적인 3-D 구조물의 보호를 위한 장치를 제공하는 것을 목적으로 한다.
도 1(a)는 부합적인 요소(compliant element)를 갖는 웨이퍼 및 그 구조물을 덮는 시드 층을 도시한 도면.
도 1(b)는 도 1(a)에 따른 구조물의 평면도.
도 2(a)는 EPR1에 의한 리소그래픽 및 상기 부합 요소 상의 Ni 층 및 Cu 층의 증착 후의, 도 1(a) 및 1(b)에 따른 구조물을 도시한 도면.
도 2(b)는 도 2(a)에 따른 구조물의 평면도.
도 3(a)는 Ni/Cu 층 상에 Au를 증착한 후의, 도 2(a), 2(b)에 따른 구조물을 도시한 도면.
도 3(b)는 도 3(a)에 따른 구조물의 평면도.
도 4(a)는 EPR1을 제거하고 시드층을 에칭한 후, 금속 캡으로 보강한 최종 3-D 구조물을 도시한 도면.
도 4(b)는 도 4(a)에 따른 3-D 구조물의 평면도.
도 5(a)는 EPR1을 제거하고 시드층을 에칭한 후, 금속 링으로 보강한 최종 3-D 구조물을 도시한 도면.
도 5(b)는 도 5(a)에 따른 3-D 구조물의 평면도.
도 6은 보강된 3-D 구조물 및 기능적인 3-D 구조물을 갖는 웨이퍼의 개략적인 단면도.
도 7은 기능적인 3-D 구조물의 구성의 일례를 도시한 도면.
도면의 주요 부분에 대한 부호의 설명
1 : 선택된 3-D 구조물2 : 웨이퍼
3 : 부합 베이스 요소4 : 시드층
5 : Ni 층6 : Cu 층
7 : Au 층8 : 기능적인 3-D 구조물
9 : 리라우트 층10 : 금속 지지 링
11 : 본드 패드
본 발명의 목적은, 기계적으로 보강된 웨이퍼 상의 다수의 선택된 3-D 구조물에 의해 이루어지며, 따라서 이들 선택된 3-D 구조물 중 적어도 일부는 다른 기능적인 3-D 구조물보다 큰 기계적인 하중에 견디는(mechanical load-bearing) 능력을 갖는다.
상기 특히 간단한 방법으로, 기능적인 3-D 구조물의 신뢰할 수 있는 보호가 달성될 수 있다. 또한, 기계적으로 보강된 3-D 구조물은 서두에서 필요한 것으로 개시된 제조 방법의 어떠한 간섭 없이 실현될 수 있다.
기계적으로 더 큰 하중에 견디는 능력을 얻기 위해, 선택된 3-D 구조물은 다른 기능적인 3-D 구조물보다 더 낮은 압축도를 가질 수도 있다. 또한, 아무런 문제없이, 선택된 3-D 구조물이 다른 기능적인 3-D 구조물보다 약간 더 큰 높이를 갖는 방식으로 상기 선택된 3-D 구조물을 형성하는 것도 가능하다. 두 경우 모두에서, 웨이퍼에 대한 압축 하중 작용은 선택된 3-D 구조물에 먼저 작용하고, 어느 한도까지는 이들에 의해 흡수될 수 있다.
또한, 선택된 3-D 구조물의 부합적인 베이스 요소는 다른 기능적인 3-D 구조물보다 훨씬 더 큰 부피를 가지며, 따라서, 다른 3-D 기능적인 구조물에 비해 선택된 3-D 구조물의 보다 큰 높이 및/또는 낮은 압축도가 얻어진다.
또한, 선택된 3-D 구조물의 부합적인 베이스 요소는 금속 캡에 의해 보호되거나 또는 선택된 3-D 구조물의 베이스 요소를 둘러싸는 금속 지지 링에 의해 보호된다.
웨이퍼를 각각 분리한 후에 어떠한 경우에도 더 이상 사용되지 않는 그러한 영역에서도 규칙적이도록, 웨이퍼의 에지 영역에 규칙적으로 분포되는 방식으로 상기 선택된 3-D 구조물을 배치하는 것이 편리하다.
또한, 표면 영역이 분할되는 방식이 허용하는 한, 선택된 3-D 구조물을 상기 웨이퍼 상에 규칙적으로 분포시키는 것도 물론 가능하다.
본 발명의 특정 실시예에서, 선택된 3-D 구조물이 전기적으로 접속될 수 있다. 이것은 테스팅 디바이스의 테스트 구조물 상에 웨이퍼를 배치하는 것을 전기적으로 검사하는 것을 허용하며, 모든 다른 기능적인 3-D 구조물의 동시 결합이 규정된 힘 효과(defined force effect)에 의해 후속적으로 달성되는 것을 허용한다.
이하에서는 전형적인 실시예에 따라서 본 발명을 보다 상세히 설명한다.
도 1(a), 1(b) 내지 도 4(a), 4(b)는 웨이퍼 상에 형성된, 본 발명에 따른 선택된 3-D 구조물의 제조 순서를 도시하고 있다. 완성된 선택된 3-D 구조물(1)은, 예를 들어 실리콘으로 이루어진, 부합적인 베이스 요소(3)를 포함하며, 상기 베이스 요소(3) 상에 첫째로 시드층(4)이 도포되고, 그 다음에 Ni 층(5) 및 Cu 층(6)으로 덮인다. 마지막으로, Cu 층(6) 상에 Au 층(7)이 또한 존재한다. 이 Au 층(7)은 선택된 3-D 구조물의 기능에 필수적인 것은 아니지만, 기능적인 3-D 구조물(8)의 생성에 부수적으로 생성된다.
그 이유는, 선택된 3-D 구조물(1) 및 기능적인 3-D 구조물이 동시에 생성되기 때문이다. 유일한 차이점은 더 큰 크기의 부합적인 요소(3)가 선택된 3-D 구조물(1)용 웨이퍼(2) 상에 도포된다는 것과 선택된 3-D 구조물(1)의 전체 표면 영역이 자유로운 방식으로 포토레지스트(EPR1)가 구성되고, 따라서 금속화 동안 캡형 구성이 형성된다는 것이다. 이에 반해, 기능적인 3-D 구조물(8)은 금속 리라우트 트레이스(리라우트층)를 통해 본드 패드(11)에 전기 접속되고, 리라우트층(9)은 기능적인 3-D 구조물(8)의 끝까지 연장된다(도 7 참조).
선택된 3-D 구조물(1) 및 기능적인 3-D 구조물(8)의 제조 방법은 다음과 같은 간단한 형식으로 표현될 수 있다.
a: 시드층의 증착
b: EPR1(에폭시 포토레지스트 1) : 코팅 및 구성(리소그래픽 단계 1)
c: 리라우트 도금, 시드층 상에 Cu/Ni 층 생성
d: 리라우트 트레이스를 Au로 코팅
e: EPR2 (에폭시 포토레지스트 2) : 코팅 및 구성(리소그래픽 단계 2)
f: Au 층의 선태적인 에칭(습식 에칭 또는 제거)
상기 단계 a 내지 d에 의해, 캡형(cap-like) 구조가 3-D 구조물(1, 8) 상에 형성된다. 후속 공정 e, f는 기능적인 3-D 구조물 상에 리라우트층(9)(금속 리라우트 트레이스)을 구성하는 역할을 한다.
선택된 3-D 구조물(1)의 보호를 위해, 동일한 방법 단계 a 내지 d를 이용하여 금속 지지 링(10)이 형성될 수 있다(도 5(a), 5(b) 참조). 여기서 유일한 차이점은 부합적인 요소(3)의 끝이 이들 공정 단계의 실행 동안 레지스트에 의해 덮여, 어떠한 금속도 부합적인 요소(3) 상에 증착되지 않는다는 것이다. 레지스트의 제거 및 시드층(4)의 에칭 후에, 도 5(a), 5(b)로부터 알 수 있듯이 금속 지지 링(10)이 남게 된다.
도 6은 보강된 선택된 3-D 구조물(1) 및 기능적인 3-D 구조물(8)을 갖는 웨이퍼의 단면을 개략적으로 도시하고 있다. 도 6으로부터, 웨이퍼(2)가 평탄한 베이스 상에 위치할 때, 선택된 3-D 구조물(1)이 먼저 베이스의 표면과 접촉하게 된다는 것은 명백하다. 예를 들어, 웨이퍼(2)가 베이스 상에 배치되는 경우, 여기서는 기능적인 3-D 구조물(8)은 손상으로부터 완전히 보호된다.
본 발명에 따른 웨이퍼 상의 기능적인 3-D 구조물 보호 장치는, 간단하고 신뢰할 수 있는 방식으로 구현될 수 있으며, 특히 테스팅 디바이스 내에서 웨이퍼를 처리하여 테스트하는 동안 3-D 구조물을 보호한다.

Claims (9)

  1. 3-D 접촉 구조물과 같은 웨이퍼 상의 3-D 구조물의 보호를 위한 장치로서, 리라우트 트레이스(reroute trace)(리라우트층)를 통해 상기 웨이퍼 상의 본드 패드(bond pad)에 전기적으로 접속되는 부합적인 베이스 요소(compliant base element)를 포함하고, 상기 리라우트 트레이스는 상기 기능적인 3-D 구조물 상으로 연장되며 Au 및 3-D 구조물의 보호를 위한 장치에 의해 덮인 Cu/Ni 층을 포함하며,
    상기 웨이퍼(2) 상의 다수의 선택된 3-D 구조물(1)은 기계적인 보강을 가지며, 이들 선택된 3-D 구조물(1) 중 적어도 일부는 다른 기능적인 3-D 구조물(8)보다 더 큰 기계적 하중에 견디는 능력을 갖는 것을 특징으로 하는
    3-D 구조물 보호 장치.
  2. 제 1 항에 있어서,
    상기 선택된 3-D 구조물(1)은 상기 다른 기능적인 3-D 구조물(8)보다 더 낮은 압축도를 갖는 것을 특징으로 하는 3-D 구조물 보호 장치.
  3. 제 1 항 또는 제 2 항에 있어서,
    상기 선택된 3-D 구조물(1)은 상기 다른 기능적인 3-D 구조물(3)보다 약간더 큰 높이를 갖는 것을 특징으로 하는 3-D 구조물 보호 장치.
  4. 제 1 항 또는 제 2 항에 있어서,
    상기 선택된 3-D 구조물(1)의 상기 부합적인 베이스 요소(3)는 상기 다른 기능적인 3-D 구조물(8)보다 훨씬 더 큰 부피를 갖는 것을 특징으로 하는 3-D 구조물 보호 장치.
  5. 제 1 항 또는 제 2 항에 있어서,
    상기 선택된 3-D 구조물(1)의 상기 부합적인 베이스 요소(3)는 금속 캡에 의해 보호되는 것을 특징으로 하는 3-D 구조물 보호 장치.
  6. 제 1 항 또는 제 2 항에 있어서,
    상기 선택된 3-D 구조물(1)의 상기 부합적인 베이스 요소(3)는 금속 지지 링(10)에 의해 둘러싸이는 것을 특징으로 하는 3-D 구조물 보호 장치.
  7. 제 1 항 또는 제 2 항에 있어서,
    상기 선택된 3-D 구조물(1)은 상기 웨이퍼(2)의 에지 영역에 규칙적으로 분포된 방식으로 배치되는 것을 특징으로 하는 3-D 구조물 보호 장치.
  8. 제 1 항 또는 제 2 항에 있어서,
    상기 선택된 3-D 구조물(1)은 상기 웨이퍼(2) 상에 규칙적으로 분포된 방식으로 배치되는 것을 특징으로 하는 3-D 구조물 보호 장치.
  9. 제 1 항 또는 제 2 항에 있어서,
    상기 선택된 3-D 구조물(1)은 전기적으로 접속될 수 있는 것을 특징으로 하는 3-D 구조물 보호 장치.
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Families Citing this family (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
DE102004050178B3 (de) * 2004-10-14 2006-05-04 Infineon Technologies Ag Flip-Chip-Bauelement
DE102005056569B4 (de) * 2005-11-25 2008-01-10 Qimonda Ag Zwischenverbindung für Flip-Chip in Package Aufbauten
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Family Cites Families (12)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH07115096A (ja) * 1993-10-18 1995-05-02 Fujitsu Ltd バンプ電極
JP3310499B2 (ja) * 1995-08-01 2002-08-05 富士通株式会社 半導体装置
US5783465A (en) * 1997-04-03 1998-07-21 Lucent Technologies Inc. Compliant bump technology
US6070321A (en) * 1997-07-09 2000-06-06 International Business Machines Corporation Solder disc connection
US5985682A (en) * 1997-08-25 1999-11-16 Motorola, Inc. Method for testing a bumped semiconductor die
JP2000100851A (ja) * 1998-09-25 2000-04-07 Sony Corp 半導体部品及びその製造方法、半導体部品の実装構造及びその実装方法
US6444489B1 (en) * 2000-12-15 2002-09-03 Charles W. C. Lin Semiconductor chip assembly with bumped molded substrate
DE10105351A1 (de) * 2001-02-05 2002-08-22 Infineon Technologies Ag Elektronisches Bauelement mit Halbleiterchip und Herstellungsverfahren desselben
US20020121702A1 (en) * 2001-03-01 2002-09-05 Siemens Dematic Electronics Assembly Systems, Inc. Method and structure of in-situ wafer scale polymer stud grid array contact formation
DE10136152A1 (de) * 2001-07-25 2002-10-02 Infineon Technologies Ag Halbleiterbauteil
US6664176B2 (en) * 2001-08-31 2003-12-16 Infineon Technologies Ag Method of making pad-rerouting for integrated circuit chips
WO2003079407A2 (en) * 2002-03-12 2003-09-25 Fairchild Semiconductor Corporation Wafer-level coated copper stud bumps

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