KR20040050755A - 기가비트 이더넷 라인 인터페이스 보드 - Google Patents

기가비트 이더넷 라인 인터페이스 보드 Download PDF

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정해원
이형호
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Abstract

본 발명은 기가비트 이더넷 라인 인터페이스 보드에 관한 것으로, 스위치 및 라우터 시스템에서의 기가비트 이더넷 라인 인터페이스 보드로서, 외부 망으로부터 광섬유(850nm/1550nm Optical Fiber)를 통해 기가비트 이더넷 포트로 수신한 1.25Gbps 광신호를 1비트 스트림 전기신호로 변환하고, 상기 변환된 1비트 스트림 전기신호로부터 클럭 복원과 10비트 코드 정렬을 수행하여 125Mbps 10 비트 심볼 스트림으로 역다중화한 후, 상기 복원한 두개의 62.5MHz 클럭과 125Mbps 10 비트 심볼 스트림으로 구성되는 신호를 출력하며, 역으로 보드 내에서 입력되는 125MHz 클럭과 125Mbps 10 비트 심볼 스트림으로 구성되는 신호를 수신하여 1.25Gbps 1비트 스트림 전기신호로 다중화하고 1.25Gbps 광신호로 변환한 후, 기가비트 이더넷 포트로 전달하여 상기 광섬유를 통해 외부 망으로 송신하는 물리층 인터페이스부; 상기 물리층 인터페이스부로부터 두개의 62.5MHz 복원 클럭과 125Mbps 10 비트 심볼 스트림으로 구성되는 신호를 수신하고, 상기 수신한 125Mbps 10비트 심볼스트림을 10B/8B 디코딩하여 기가비트 이더넷 프레임을 추출한 후, 상기 추출된 패킷에 대해 레이어 2/3/4 스위칭 및 라우팅을 하기 위한 분석, 조사, 수정, 큐잉을 포함하는 패킷 분류와 룩업, 폴리싱, 플로우별 큐잉, 쉐이핑을 포함하는 트래픽 관리 기능을 수행하고, 4Gbps 스위치 인터페이스(Data-Aligned Synchronous Link)용 신호로 재구성하여 시스템 내 스위치 패브릭 보드로 출력하며, 역으로 상기 스위치 패브릭 보드로부터 4Gbps 스위치 인터페이스 신호를 수신하여 기가비트 이더넷 프레임으로 인캡슐레이션(encapsulation)하고 8B/10B 인코딩하여 125Mbps 10비트 심볼스트림과 125MHz 클럭을 상기 물리층 인터페이스부로 출력하고, 보드 내에서 초기화 및 동작을 위한 가이드 프레임 핸들러, 가이드 테이블 핸들러, 애플리케이션 피코코드를 가이드 명령어와 함께 가이드 프레임 포맷으로 다운로드하고, 메모리 관리 기능을 수행하며, 프리 리스트, 트리, 카운터, 테이블을 포함하는 고유의 애플리케이션 데이터 구조를 설정하는 네트워크 프로세서부; 시스템 내 이중화된 메인 프로세서 보드와 IPC기능을 수행하여 제어 및 상태 정보를 교환하고, 보드 부트시 보드 어드레스를 초기화하고 진단 소프트웨어를 다운로드하여 자체 보드 시험을 수행하며, 디스패처 포트 설정 테이블을 초기화하고 하드웨어와 타이머 인터럽트를 인에이블한 후, 상기 네트워크 프로세서부를 초기화 하고 동작시키기 위한 가이드 프레임 핸들러, 가이드 테이블 핸들러 및 애플리케이션 피코코드를 가이드 명령어와 함께 가이드 프레임 포맷으로 다운로드하며, 메모리 관리 기능을 수행하여 프리 리스트, 트리, 카운터 및 테이블과 같은 고유의 애플리케이션 데이터 구조를 설정하고 보드 내 기타 소자들을 제어하고 관리하는 라인 프로세서부; 및 각종 리셋 신호를 조합하여 보드 내 각종 소자의 초기화를 제어하고, 이중화된 스위치 패브릭 보드로부터 활성화(Active)/대기(Stand-by) 동작 상태 신호, 각종 버퍼 상태 신호 및 포트 정보 신호를 각각 수신하여 활성화로 동작하는 스위치 보드와 활성화 스위치 보드 내의 각종 버퍼 상태와 포트 정보를 상기 네트워크 프로세서부로 전달하며, 상기 물리층 인터페이스부와 상기 네트워크 프로세서부의 상태 정보를 나타내는 액체 발광 다이오드 동작을 제어하고, 상기 네트워크 프로세서부를 제외한 보드내 각종 신호의 상태 정보와 보드 ID및 각종 경보 신호를 수집하여 상기 라인 프로세서부로 제공하여, 보드 내부의 각종 소자의 상태를 제어 관리하는 보드 제어 및 관리부를 포함한다. 본 발명에 따르면, 4포트 단위의 기가비트 이더넷 포트를 모듈로 구현하여 최대 16포트까지 보드 내에 확장하여 실장할 수 있도록 함으로써, 시스템 규모에 따른 가변 적용이 가능하여 보드의 활용성과 집적도를 향상시킬 수 있다.

Description

기가비트 이더넷 라인 인터페이스 보드 {Gigabit Ethernet Line Interface Board}
본 발명은 이더넷(Ethernet) 라인 인터페이스에 관한 것으로, 보다 구체적으로는 스위치 및 라우터 시스템에서 물리 매체 접근 제어 방법으로 기가비트 이더넷을 이용하고, 스위칭 또는 라우팅을 위한 패킷 처리방법으로는 4Gbps급 상용 네트워크 프로세서를 사용하며, 최대 16포트까지의 기가비트 이더넷 라인을 수용하도록 하는 확장형 구조를 갖는 기가비트 이더넷 라인 인터페이스 보드에 관한 것이다.
현재 IEEE 802.3 이더넷 그룹의 표준인 기가비트 이더넷은 최대 거리 5 Km의 거리 제한에 의해 초기에는 학교나 회사와 같은 엔터프라이즈급의 근거리 통신망(Local Area Network)에 사용되었지만, 업체 표준의 최대 거리 100 Km의 광-전기 변환기(Optical Transceiver)가 개발됨에 따라 대도시 규모의 메트로망(Metro Area Network)까지 그 사용 영역이 넓어지고 있는 추세이다.
또한, 근래에는 기존의 라우터나 광전송 장비를 거치지 않고 기가비트 이더넷을 지원하는 스위치만으로 메트로망을 근거리 통신망과 같이 연결하는 메트로 이더넷과 같은 새로운 서비스가 등장하여 큰 관심을 불러 일으키고 있다.
이와 같이 기가비트 이더넷의 사용이 급증함에 따라 이를 지원하는 스위치 및 라우터 시스템 장치의 용량도 커지고 있는 추세이나, 종래에는 하나의 라인 프로세서가 하나의 네트워크 프로세서와 기가비트 이더넷 4 포트만을 제어하는 방식으로 보드를 구성하여, 하나의 기가비트 이더넷 인터페이스 보드가 지원할 수 있는 포트수가 최대 4 포트로 제한적이고, 또한 포트수를 늘릴경우 시스템 장치의 용량에 따라 슬롯 수와 랙 크기 등이 비례하여 증가하므로 시스템 장치 개발 측면에서 비효율적이라는 문제점이 있다.
따라서, 본 발명의 목적은 상기한 문제점을 해결하기 위한 것으로, 다수의네트워크 프로세서와 다수의 물리층 인터페이스부를 구동하도록 하는 라인 프로세서를 사용하고, 한 보드 내에 최대 4개 까지의 네트워크 프로세서를 확장 형태로 실장되도록 하여 최대 16포트의 기가비트 이더넷을 지원하도록 하는 기가비트 이더넷 인터페이스 보드를 제공하는 데 있다.
도 1은 본 발명의 실시예에 따른 기가비트 이더넷 라인 인터페이스 보드의 블록도이다.
* 도면의 주요 부분에 대한 부호의 설명
1 : 물리층 인터페이스부 2 : 네트워크 프로세서부
3 : 라인 프로세서부 4 : 보드 제어 및 관리부
5 : 스위치 패브릭 보드
11 : 제1 단위 물리층 인터페이스 12 : 제2 단위 물리층 인터페이스
13 : 제3 단위 물리층 인터페이스 14 : 제4 단위 물리층 인터페이스
21 : 제1 단위 네트워크 프로세서 22 : 제2 단위 네트워크 프로세서
23 : 제3 단위 네트워크 프로세서 24 : 제4 단위 네트워크 프로세서
상기한 목적을 달성하기 위한 본 발명의 특징에 따른 기가비트 이더넷 라인 인터페이스 보드는,
스위치 및 라우터 시스템에서의 기가비트 이더넷 라인 인터페이스 보드로서,
외부 망으로부터 광섬유(850nm/1550nm Optical Fiber)를 통해 기가비트 이더넷 포트로 수신한 1.25Gbps 광신호를 1비트 스트림 전기신호로 변환하고, 상기 변환된 1비트 스트림 전기신호로부터 클럭 복원과 10비트 코드 정렬을 수행하여 125Mbps 10 비트 심볼 스트림으로 역다중화한 후, 상기 복원한 두개의 62.5MHz 클럭과 125Mbps 10 비트 심볼 스트림으로 구성되는 신호를 출력하며, 역으로 보드 내에서 입력되는 125MHz 클럭과 125Mbps 10 비트 심볼 스트림으로 구성되는 신호를 수신하여 1.25Gbps 1비트 스트림 전기신호로 다중화하고 1.25Gbps 광신호로 변환한 후, 기가비트 이더넷 포트로 전달하여 상기 광섬유를 통해 외부 망으로 송신하는 물리층 인터페이스부;
상기 물리층 인터페이스부로부터 두개의 62.5MHz 복원 클럭과 125Mbps 10 비트 심볼 스트림으로 구성되는 신호를 수신하고, 상기 수신한 125Mbps 10비트 심볼스트림을 10B/8B 디코딩하여 기가비트 이더넷 프레임을 추출한 후, 상기 추출된 패킷에 대해 레이어 2/3/4 스위칭 및 라우팅을 하기 위한 분석, 조사, 수정, 큐잉을 포함하는 패킷 분류와 룩업, 폴리싱, 플로우별 큐잉, 쉐이핑을 포함하는 트래픽 관리 기능을 수행하고, 4Gbps 스위치 인터페이스(Data-Aligned Synchronous Link)용 신호로 재구성하여 시스템 내 스위치 패브릭 보드로 출력하며, 역으로 상기 스위치 패브릭 보드로부터 4Gbps 스위치 인터페이스 신호를 수신하여 기가비트 이더넷 프레임으로 인캡슐레이션(encapsulation)하고 8B/10B 인코딩하여 125Mbps 10비트 심볼스트림과 125MHz 클럭을 상기 물리층 인터페이스부로 출력하고, 보드 내에서 초기화 및 동작을 위한 가이드 프레임 핸들러, 가이드 테이블 핸들러, 애플리케이션 피코코드를 가이드 명령어와 함께 가이드 프레임 포맷으로 다운로드하고, 메모리 관리 기능을 수행하며, 프리 리스트, 트리, 카운터, 테이블을 포함하는 고유의 애플리케이션 데이터 구조를 설정하는 네트워크 프로세서부;
시스템 내 이중화된 메인 프로세서 보드와 IPC기능을 수행하여 제어 및 상태 정보를 교환하고, 보드 부트시 보드 어드레스를 초기화하고 진단 소프트웨어를 다운로드하여 자체 보드 시험을 수행하며, 디스패처 포트 설정 테이블을 초기화하고 하드웨어와 타이머 인터럽트를 인에이블한 후, 상기 네트워크 프로세서부를 초기화 하고 동작시키기 위한 가이드 프레임 핸들러, 가이드 테이블 핸들러 및 애플리케이션 피코코드를 가이드 명령어와 함께 가이드 프레임 포맷으로 다운로드하며, 메모리 관리 기능을 수행하여 프리 리스트, 트리, 카운터 및 테이블과 같은 고유의 애플리케이션 데이터 구조를 설정하고 보드 내 기타 소자들을 제어하고 관리하는 라인 프로세서부; 및
각종 리셋 신호를 조합하여 보드 내 각종 소자의 초기화를 제어하고, 이중화된 스위치 패브릭 보드로부터 활성화(Active)/대기(Stand-by) 동작 상태 신호, 각종 버퍼 상태 신호 및 포트 정보 신호를 각각 수신하여 활성화로 동작하는 스위치 보드와 활성화 스위치 보드 내의 각종 버퍼 상태와 포트 정보를 상기 네트워크 프로세서부로 전달하며, 상기 물리층 인터페이스부와 상기 네트워크 프로세서부의 상태 정보를 나타내는 액체 발광 다이오드 동작을 제어하고, 상기 네트워크 프로세서부를 제외한 보드 내 각종 신호의 상태 정보와 보드 ID및 각종 경보 신호를 수집하여 상기 라인 프로세서부로 제공하여, 보드 내부의 각종 소자의 상태를 제어 관리하는 보드 제어 및 관리부
를 포함한다.
여기서, 상기 물리층 인터페이스부는 제1 단위 물리층 인터페이스, 제2 단위 물리층 인터페이스, 제3 단위 물리층 인터페이스 및 제4 단위 물리층 인터페이스를 포함하고, 상기 각 단위 물리층 인터페이스는 각각 4개의 기가비트 이더넷 포트로 구성되어 최대 16개의 기가비트 이더넷 포트를 시스템 용량에 따라 가변하여 수용하는 것을 특징으로 한다.
또한, 상기 각 단위 물리층 인터페이스는 도터 보드(Daughter Board) 형태로 구현되는 것을 특징으로 하다.
또한, 상기 물리층 인터페이스부는 상기 보드 제어 및 관리부로부터 리셋신호와 루프백 인에블 신호를 입력받아, 상기 리셋신호에 의해 초기화되고, 상기 루프백 인에블 신호에 의해 1.25Gbps 1비트 스트림 전기신호를 1.25Gbps 광신호로 변환하지 않고 내부에서 루프백할 수 있도록 구성된 것을 특징으로 한다.
또한, 상기 네트워크 프로세서부는 제1 단위 네트워크 프로세서, 제2 단위 네트워크 프로세서, 제3 단위 네트워크 프로세서 및 제4 단위 네트워크 프로세서를 포함하고, 상기 제1 단위 네트워크 프로세서는 상기 제1 단위 물리층 인터페이스에 대응되고, 상기 제2 단위 네트워크 프로세서는 상기 제2 단위 물리층 인터페이스에 대응되며, 상기 제3 단위 네트워크 프로세서는 상기 제3 단위 물리층 인터페이스에 대응되고, 상기 제4 단위 네트워크 프로세서는 상기 제4 단위 물리층 인터페이스에 대응되는 것을 특징으로 한다.
또한, 상기 각 단위 네트워크 프로세서는 도터 보드(Daughter Board) 형태로 구현되는 것을 특징으로 한다.
이하, 본 발명의 실시예에 대해 첨부된 도면을 참조하여 상세히 설명한다.
도 1은 본 발명의 실시예에 따른 기가비트 이더넷 라인 인터페이스 보드의 블록도이다.
도 1에 도시된 바와 같이, 본 발명의 실시예에 따른 기가비트 이더넷 라인 인터페이스 보드는 물리층 인터페이스부(1), 네트워크 프로세서부(2), 라인 프로세서부(3) 및 보드 제어 및 관리부(4)를 포함한다.
여기서, 물리층 인터페이스부(1)는 제1 단위 물리층 인터페이스(11), 제2 단위 물리층 인터페이스(12), 제3 단위 물리층 인터페이스(13) 및 제4 단위 물리층 인터페이스(14)를 포함한다. 이 때, 물리층 인터페이스부(1)가 4개 단위 물리층 인터페이스(11, 12, 13, 14)를 포함하는 것으로 설명하지만, 본 발명의 기술적 범위는 여기에 한정되지 않고, 기가비트 이더넷 포트의 최대 확장 가능 포트수에 따라 가변될 수 있다. 예를 들어 20포트의 이더넷 포트를 제공하기 위해서는 5개 단위의 물리층 인터페이스가 사용된다.
각 물리층 인터페이스(11, 12, 13, 14)는 다시 각각 4개의 기가비트 이더넷 포트로 구성되며, 따라서 물리층 인터페이스부(1)는 최대 16개의 기가비트 이더넷 포트를 시스템 용량에 따라 가변하여 수용할 수 있으며, 외부 망으로부터 광섬유를 통해 기가비트 이더넷 포트로 수신한 1.25Gbps 광신호군을 각각 1비트 스트림 전기신호군으로 변환하고, 전기신호로 변환된 1.25Gbps의 1비트 스트림으로부터 클럭 복원과 10비트 코드 정렬을 수행하여 125Mbps 10 비트 심볼 스트림으로 역다중화한 후, 복원한 두개의 62.5MHz 클럭과 125Mbps 10 비트 심볼 스트림으로 구성되는 신호군을 최대 16개까지 하기의 네트워크 프로세서부(2)로 전달한다.
또한, 각 물리층 인터페이스(11, 12, 13, 14)는 역으로 네트워크 프로세서부(2)로부터 125MHz 클럭과 125Mbps 10 비트 심볼 스트림으로 구성되는 신호군을 최대 16개까지 수신하여 이를 각각 1.25Gbps 1비트 스트림 전기신호군으로 다중화하고 1.25Gbps 광신호군으로 변환한 후, 각각의 1.25Gbps 광신호군에 대응하는 기가비트 이더넷 포트로 전달하여 광섬유를 통해 외부 망으로 송신한다.
또한, 보드 제어 및 관리부(4)로부터 리셋신호와 루프백 인에블 신호를 입력받아, 리셋신호에 의해 초기화되고, 루프백 인에블 신호에 의해 1.25Gbps 1비트 스트림 전기신호군을 1.25Gbps 광신호군으로 변환하지 않고 내부에서 루프백하는 기능도 수행한다.
이러한 각 단위 물리층 인터페이스(11, 12, 13, 14)는 구현성, 확장성 및 시험성을 고려해 도터 보드(Daughter Board) 형태로 구현된다.
한편, 네트워크 프로세서부(2)도 제1 단위 네트워크 프로세서(21), 제2 단위 네트워크 프로세서(22), 제3 단위 네트워크 프로세서(23) 및 제4 단위 네트워크 프로세서(24)를 포함한다. 이 때, 네트워크 프로세서부(2)가 4개 단위의 네트워크 프로세서(21, 22, 23, 24)를 포함하는 것으로 설명하였지만, 본 발명의 기술적 범위는 여기에 한정되지 않고, 기가비트 이더넷 포트의 최대 확장 가능 포트수에 따라 가변될 수 있다. 예를 들어 20포트의 이더넷 포트를 제공하기 위해서는 5개 단위의 물리층 인터페이스가 사용되는 경우 이에 따라 5개의 네트워크 포르세서가 사용될 수 있다.
여기서, 네트워크 프로세서부(2)의 제1 단위 네트워크 프로세서(21)는 물리층 인터페이스부(1)의 제1 단위 물리층 인터페이스(11)에 대응되고, 제2 단위 네트워크 프로세서(22)는 제2 단위 물리층 인터페이스(12)에 대응되며, 제3 단위 네트워크 프로세서(23)는 제3 단위 물리층 인터페이스(13)에 대응되고, 제4 단위 네트워크 프로세서(24)는 제4 단위 물리층 인터페이스(14)에 대응되어 동작한다.
각각의 단위 네트워크 프로세서(21, 22, 23, 24)는 물리층 인터페이스부(1) 내의 제1 단위 물리층 인터페이스(11), 제2 단위 물리층 인터페이스(12), 제3 단위 물리층 인터페이스(13) 및 제4 단위 물리층 인터페이스(14)로부터 각각 4쌍의 62.5MHz 복원 클럭과 125Mbps 10 비트 심볼 스트림으로 구성되는 신호군을 수신하고, 수신한 125Mbps 10비트 심볼스트림을 10B/8B 디코딩하여 각각의 기가비트 이더넷 프레임을 추출한 후, 라인 프로세서부(3)과 함께 추출한 패킷에 대해 레이어 2/3/4 스위칭 및 라우팅을 하기 위한 분석, 조사, 수정, 큐잉 등의 패킷 분류와 룩업, 폴리싱, 플로우별 큐잉, 쉐이핑 등의 트래픽 관리 기능을 수행하고 4Gbps 스위치 인터페이스(Data-Aligned Synchronous Link)용 신호로 재구성하여 시스템내 스위치 패브릭 보드(5)로 이중화하여 출력하는 기능을 수행한다.
또한, 각 네트워크 프로세서(21, 22, 23, 24)는 역으로 시스템내 이중화된 스위치 패브릭 보드(5)로부터 4Gbps 스위치 인터페이스 신호를 수신하여 그 중 활성화(Active)된 스위치 패브릭 보드(50로부터의 4Gbps 스위치 인터페이스 신호를 선택하고, 기가비트 이더넷 프레임으로 인캡슐레이션(Encapsulation)한 후 8B/10B 인코딩하여 125Mbps 10비트 심볼스트림과 125MHz 클럭으로 구성되는 신호군 4쌍을 상기의 물리층 인터페이스부(1)내 해당 단위 물리층 인터페이스(11, 12, 13, 14)로 각각 출력한다.
또한, 라인 프로세서부(3)로부터 33MHz로 동작하는 32비트의 PCI(Parallel Component Interface)를 통해 초기화 및 동작을 위한 가이드 프레임 핸들러, 가이드 테이블 핸들러, 애플리케이션 피코코드를 가이드 명령어와 함께 가이드 프레임 포맷으로 다운로드하고, 메모리 관리 기능을 수행하며, 프리 리스트, 트리, 카운터, 테이블과 같은 고유의 애플리케이션 데이터 구조를 설정하며, 보드 제어 및 관리부(4)로부터 활성화(Active)로 동작하는 스위치 보드(5)와 활성화(Active) 스위치 보드(5) 내의 각종 버퍼 상태와 포트 정보를 수신한다.
이러한 단위 네트워크 프로세서(21, 22, 23, 24)는 구현성, 확장성 및 시험성을 고려해 도터 보드(Daughter Board) 형태로 구현된다.
한편, 라인 프로세서부(3)는 시스템 내 이중화된 메인 프로세서 보드와 10/100 이더넷 2포트를 통해 IPC(Inter-Processor Communication) 기능을 수행하여 제어 및 상태 정보를 교환하고, 외부 모니터링을 위한 EIA-232c와 외부 서버로부터의 소프트웨어 다운로드용으로 10/100 이더넷 1포트를 지원한다.
또한, 보드 부트시 10/100 이더넷을 통한 외부 서버 또는 내부 메모리 부트 이미지로부터 보드 어드레스를 초기화하고 진단 소프트웨어를 다운로드하여 자체 보드 시험을 수행한다.
또한, 디스패처 포트 설정 테이블을 초기화하고 하드웨어와 타이머 인터럽트를 인에이블한 후 33MHz로 동작하는 32비트의 PCI를 통해 네트워크 프로세서부(2) 내 각 단위 네트워크 프로세서(21, 22, 23, 24)를 초기화하고 동작하기 위한 가이드 프레임 핸들러, 가이드 테이블 핸들러 및 애플리케이션 피코코드를 가이드 명령어와 함께 가이드 프레임 포맷으로 다운로드하며, 메모리 관리 기능을 수행하여 프리 리스트, 트리, 카운터 및 테이블과 같은 고유의 애플리케이션 데이터 구조를 설정한다.
또한, 26MHz로 동작하는 16비트의 외부 버스 콘트롤러 인터페이스를 통해 보드 제어 및 관리부(4) 내의 레지스터를 액세스하여 보드 내 기타 소자들을 제어하고 관리할 수 있도록 한다.
한편, 보드 제어 및 관리부(4)는 각종 리셋 신호를 조합하여 보드 내 각종 소자의 초기화를 제어하고, 이중화된 스위치 패브릭 보드(5)로부터활성화(Active)/대기(Stand-by) 동작 상태 신호, 각종 버퍼 상태 신호 및 포트 정보 신호를 각각 수신하여 활성화(Active)로 동작하는 스위치 보드(5)와 활성화(Active) 스위치 보드(5) 내의 각종 버퍼 상태와 포트 정보를 네트워크 프로세서부(2)로 전달한다.
또한, 라인 프로세서부(3)로부터 루프백 인에블 신호를 수신하여 물리층 인터페이스부(1)에서 1.25Gbps 1비트 스트림 전기신호군을 1.25Gbps 광신호군으로 변환하지 않고 내부에서 루프백하도록 한다.
또한, 물리층 인터페이스부(1)와 네트워크 프로세서부(2)의 상태 정보를 나타내는 액체 발광 다이오드 동작을 제어하고, 네트워크 프로세서부(2)를 제외한 보드 내 각종 신호의 상태 정보와 보드 ID및 각종 경보 신호를 수집하여 26MHz로 동작하는 16비트 외부 버스 콘트롤러 인터페이스를 통해 라인 프로세서부(3)로 제공하여, 보드 내부의 각종 소자의 상태를 제어 관리한다.
비록 본 발명이 가장 실제적이며 바람직한 실시예를 참조하여 설명되었지만, 본 발명은 상기 개시된 실시예에 한정되지 않으며, 후술되는 특허청구범위 내에 속하는 다양한 변형 및 등가물들도 포함한다.
본 발명은 상기와 같이 기가비트 이더넷 라인 인터페이스 보드를 구성하여 다음과 같은 특유의 효과를 갖는다.
첫째, 4포트 단위의 기가비트 이더넷 포트를 모듈로 구현하여 최대 16포트까지 보드 내에 확장하여 실장할 수 있도록 함으로써, 시스템 규모에 따른 가변 적용이 가능하여 보드의 활용성과 집적도를 향상시킬 수 있다.
둘째, 4포트 단위의 기가비트 이더넷 포트를 수용하는 단위 물리층 인터페이스와 4포트 단위의 기가비트 이더넷 포트를 처리하는 단위 네트워크 프로세서 및 라인 프로세서부 등 보드의 주요 부분을 모두 도터 보드(Daughter Board) 형태로 구현함으로써, 보드 적층 수를 줄여 구현성과 시험성을 높이고 시스템 단가를 낮출 수 있다.
셋째, 도터 보드(Daughter Board) 형태의 구현으로 보드의 주요 부분에 대한 공통 사용과 병렬 개발을 가능하게 하여 시스템 개발 일정을 단축할 수 있고, 또한 고장시 시스템 운용을 용이하게 할 수 있다.
넷째, 라인 프로세서가 최대 4개까지의 단위 네트워크 프로세서의 동작을 관리하도록 하여 시스템의 집적도를 높이고, 시스템 단가를 낮출 수 있다.

Claims (11)

  1. 스위치 및 라우터 시스템에서의 기가비트 이더넷 라인 인터페이스 보드에 있어서,
    외부 망으로부터 광섬유(850nm/1550nm Optical Fiber)를 통해 기가비트 이더넷 포트로 수신한 1.25Gbps 광신호를 1비트 스트림 전기신호로 변환하고, 상기 변환된 1비트 스트림 전기신호로부터 클럭 복원과 10비트 코드 정렬을 수행하여 125Mbps 10 비트 심볼 스트림으로 역다중화한 후, 상기 복원한 두개의 62.5MHz 클럭과 125Mbps 10 비트 심볼 스트림으로 구성되는 신호를 출력하며, 역으로 보드 내에서 입력되는 125MHz 클럭과 125Mbps 10 비트 심볼 스트림으로 구성되는 신호를 수신하여 1.25Gbps 1비트 스트림 전기신호로 다중화하고 1.25Gbps 광신호로 변환한 후, 기가비트 이더넷 포트로 전달하여 상기 광섬유를 통해 외부 망으로 송신하는 물리층 인터페이스부;
    상기 물리층 인터페이스부로부터 두개의 62.5MHz 복원 클럭과 125Mbps 10 비트 심볼 스트림으로 구성되는 신호를 수신하고, 상기 수신한 125Mbps 10비트 심볼스트림을 10B/8B 디코딩하여 기가비트 이더넷 프레임을 추출한 후, 상기 추출된 패킷에 대해 레이어 2/3/4 스위칭 및 라우팅을 수행하고, 4Gbps 스위치 인터페이스(Data-Aligned Synchronous Link)용 신호로 재구성하여 시스템 내 스위치 패브릭 보드로 출력하며, 역으로 상기 스위치 패브릭 보드로부터 4Gbps 스위치 인터페이스 신호를 수신하여 기가비트 이더넷 프레임으로인캡슐레이션(encapsulation)하고 8B/10B 인코딩하여 125Mbps 10비트 심볼스트림과 125MHz 클럭을 상기 물리층 인터페이스부로 출력하는 네트워크 프로세서부;
    시스템 내 이중화된 메인 프로세서 보드와 IPC기능을 수행하여 제어 및 상태 정보를 교환하고, 보드 부트시 보드 어드레스를 초기화하고 진단 소프트웨어를 다운로드하여 자체 보드 시험을 수행하며, 디스패처 포트 설정 테이블을 초기화하고 하드웨어와 타이머 인터럽트를 인에이블한 후, 보드 내 기타 소자들을 제어하고 관리하는 라인 프로세서부; 및
    각종 리셋 신호를 조합하여 보드 내 각종 소자의 초기화를 제어하고, 상기 물리층 인터페이스부와 상기 네트워크 프로세서부의 상태 정보 표시를 제어하고, 상기 네트워크 프로세서부를 제외한 보드 내 각종 신호의 상태 정보와 보드 ID및 각종 경보 신호를 수집하여 상기 라인 프로세서부로 제공하여, 보드 내부의 각종 소자의 상태를 제어 관리하는 보드 제어 및 관리부
    를 포함하는 기가비트 이더넷 라인 인터페이스 보드,
  2. 제1항에 있어서,
    상기 물리층 인터페이스부는 제1 단위 물리층 인터페이스, 제2 단위 물리층 인터페이스, 제3 단위 물리층 인터페이스 및 제4 단위 물리층 인터페이스를 포함하고,
    상기 각 단위 물리층 인터페이스는 각각 4개의 기가비트 이더넷 포트로 구성되어 최대 16개의 기가비트 이더넷 포트를 시스템 용량에 따라 가변하여 수용하는
    것을 특징으로 하는 기가비트 이더넷 라인 인터페이스 보드.
  3. 제2항에 있어서,
    상기 각 단위 물리층 인터페이스는 도터 보드(Daughter Board) 형태로 구현되는 것을 특징으로 하는 기가비트 이더넷 라인 인터페이스 보드.
  4. 제1항에 있어서,
    상기 물리층 인터페이스부는 상기 보드 제어 및 관리부로부터 리셋신호와 루프백 인에블 신호를 입력받아, 상기 리셋신호에 의해 초기화되고, 상기 루프백 인에블 신호에 의해 1.25Gbps 1비트 스트림 전기신호를 1.25Gbps 광신호로 변환하지 않고 내부에서 루프백할 수 있도록 구성된 것을 특징으로 하는 기가비트 이더넷 라인 인터페이스 보드.
  5. 제2항에 있어서,
    상기 네트워크 프로세서부는 제1 단위 네트워크 프로세서, 제2 단위 네트워크 프로세서, 제3 단위 네트워크 프로세서 및 제4 단위 네트워크 프로세서를 포함하고,
    상기 제1 단위 네트워크 프로세서는 상기 제1 단위 물리층 인터페이스에 대응되고, 상기 제2 단위 네트워크 프로세서는 상기 제2 단위 물리층 인터페이스에 대응되며, 상기 제3 단위 네트워크 프로세서는 상기 제3 단위 물리층 인터페이스에대응되고, 상기 제4 단위 네트워크 프로세서는 상기 제4 단위 물리층 인터페이스에 대응되는
    것을 특징으로 하는 기가비트 이더넷 라인 인터페이스 보드.
  6. 제5항에 있어서,
    상기 각 단위 네트워크 프로세서는 도터 보드(Daughter Board) 형태로 구현되는 것을 특징으로 하는 기가비트 이더넷 라인 인터페이스 보드.
  7. 제1항에 있어서,
    상기 라인 프로세서부는 상기 네트워크 프로세서부를 초기화 하고 동작시키기 위한 가이드 프레임 핸들러, 가이드 테이블 핸들러 및 애플리케이션 피코코드를 가이드 명령어와 함께 가이드 프레임 포맷으로 다운로드하며, 메모리 관리 기능을 수행하여 프리 리스트, 트리, 카운터 및 테이블을 포함하는 고유의 애플리케이션 데이터 구조를 설정하는 것을 특징으로 하는 기가비트 이더넷 라인 인터페이스 보드.
  8. 제1항에 있어서,
    상기 네트워크 프로세서부는 4Gbps 스위치 인터페이스 신호를 상기 스위치 패브릭 보드로 이중화하여 출력하고, 상기 이중화된 스위치 패브릭 보드 각각으로부터 4Gbps 스위치 인터페이스 신호를 수신하여, 그 중 활성화(Active)인 스위치패브릭 보드로부터의 4Gbps 스위치 인터페이스 신호를 선택하며, 상기 보드 제어 및 관리부로부터 활성화(Active)로 동작하는 스위치 보드와 상기 활성화(Active) 스위치 보드 내의 각종 버퍼 상태와 포트 정보를 수신하는 것을 특징으로 하는 기가비트 이더넷 라인 인터페이스 보드.
  9. 제1항에 있어서,
    상기 라인 프로세서부는 10/100 이더넷 2포트를 통해 IPC기능을 수행하고, 외부 모니터링을 위한 EIA-232c와 외부 서버로부터의 소프트웨어 다운로드용으로 10/100 이더넷 1포트를 지원하며, 상기 10/100 이더넷을 통한 외부 서버 또는 내부 메모리 부트 이미지로부터 보드를 부트시키는 것을 특징으로 하는 기가비트 이더넷 라인 인터페이스 보드.
  10. 제1항에 있어서,
    상기 라인 프로세서부는 상기 네트워크 프로세서부 내의 최대 4개까지의 단위 네트워크 프로세서의 동작을 관리하고, 상기 네트워크 프로세서부와 상기 라인 프로세서와의 통신에 33MHz로 동작하는 32비트의 PCI를 이용하는 것을 특징으로 하는 기가비트 이더넷 라인 인터페이스 보드.
  11. 제1항에 있어서,
    상기 라인 프로세서부는 26MHz로 동작하는 16비트의 외부 버스 콘트롤러 인터페이스를 통해 보드 내 기타 소자들을 제어하고 관리하는 것을 특징으로 하는 기가비트 이더넷 라인 인터페이스 보드.
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