KR20040041934A - Base pad layout for reducing parasitic base-collector capacitance and fabricating mehod of HBT - Google Patents
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Abstract
Description
본 발명은 기생 베이스-콜렉터 커패시턴스 감소를 위한 베이스 패드 레이아웃과 그를 이용한 HBT의 제조방법에 관한 것으로서, 더 상세하게는 간단한 베이스 패드 레이아웃을 이용해, 복잡한 공정을 거치지 않고 습식식각을 이용한 3단 메사 이중접합 바이폴라 트랜지스터(HBT) 제조방법을 이용해서 활성 베이스 영역과 베이스 패드영역을 격리시켜, 베이스 패드에 의한 베이스-컬렉터 커패시턴스를 줄일 수 있는 수 HBT 제조방법에 관한 것이다.The present invention relates to a base pad layout for reducing parasitic base-collector capacitance and a method of manufacturing HBT using the same, and more specifically, using a simple base pad layout, a three-stage mesa double junction using wet etching without a complicated process. The present invention relates to a method for manufacturing male HBTs by separating the active base region from the base pad region using a bipolar transistor (HBT) manufacturing method, thereby reducing the base-collector capacitance caused by the base pad.
최근 인터넷의 폭발적인 보급으로 인해 이에 대한 수요증가가 급속도로 증가하고 있고, 단순한 문자나 그림같은 저용량 데이터의 전송을 넘어서 동영상같은 고용량 데이터 전송에 대한 수요증가로 초고속 광대역 유무선 통신에 대해 전세계적으로 연구가 활발하다.Recently, due to the explosive spread of the Internet, the demand for this is rapidly increasing, and as the demand for the transmission of high-capacity data such as video beyond the transmission of low-capacity data such as text and pictures is being researched worldwide, It is actively.
이러한 초고속 광대역 통신망은 LMDS(Local Multipoint Distribution Services : 28GHz 대역)의 무선 통신망, OC-768(40Gbps급 광통신망)의 유선 광통신망을 예로 들 수 있다.Examples of such high-speed broadband networks include wireless networks of LMDS (Local Multipoint Distribution Services: 28 GHz band) and wired optical networks of OC-768 (40 Gbps optical communication network).
앞으로도 정보서비스의 수요증가로 인해서 보다 많은 대역폭을 제공하여야 할 것이며 이로 인해 100GHz 이상의 대역을 사용하는 초고속 광대역 통신에 대한연구가 진행되고 있다.In the future, as the demand for information service increases, more bandwidth should be provided, and thus, research on ultra-high speed broadband communication using a band of 100 GHz or more is being conducted.
이와 같은 초고속 광대역 통신망을 구축하기 위해서는 고주파 대역에서 동작하는 초고주파 반도체 소자의 개발과 소자의 소형화, 고성능화가 매우 중요하다.In order to construct such a high-speed broadband communication network, development of ultra-high frequency semiconductor devices operating in the high frequency band, miniaturization and high performance of the devices are very important.
이에 따라 초고속 동작이 가능한 반도체 소자의 연구들이 진행되고 있다.Accordingly, studies of semiconductor devices capable of ultra-fast operation are being conducted.
특히 이종접합 바이폴라 트랜지스터(HBT; Heterojunction Bipolar Transistor)는 초고속 광대역 통신망의 송수신단에서 사용할 수 있는 초고주파 반도체 소자로서 주목받고 있으며 이 소자의 기생 성분(Parasitic Component)을 줄여 보다 빠른 초고속 동작을 구현하려는 연구가 활발히 진행되고 있다.In particular, heterojunction bipolar transistors (HBTs) are attracting attention as high-frequency semiconductor devices that can be used in the transmission and reception terminals of high-speed broadband networks, and researches to realize faster and faster operation by reducing parasitic components It is actively underway.
이런 기생 성분 중에서 HBT의 초고속 동작은 베이스-콜렉터 커패시턴스(Base-Collector capacitance)에 제한되는 것으로 알려져 있으며, 초고속 동작을 위해서 베이스-콜렉터 커패시턴스를 줄이는 방법에 대해 많은 연구가 진행되어 왔다.Among these parasitic components, the ultrafast operation of HBT is known to be limited to the base-collector capacitance, and much research has been conducted on how to reduce the base-collector capacitance for the ultrafast operation.
상기 HBT의 동작속도(fmax: Maximum Oscillation Frequency)는 아래의 수학식 1과 같이 베이스 저항(RB)과 베이스-콜렉터 커패시턴스(CBC)와 전류이득 차단 주파수(fT: Current Gain Cutoff Frequency)로 근사화 할 수 있다.The operating speed (f max : Maximum Oscillation Frequency) of the HBT is a base resistor (R B ), a base-collector capacitance (C BC ), and a current gain cutoff frequency (f T ) as shown in Equation 1 below. Can be approximated by
상기 수학식 1에서 알 수 있듯이 HBT의 동작속도는 베이스-콜렉터 커패시턴스(CBC)의 감소로 증가될 수 있음을 알 수 있다.As can be seen from Equation 1, it can be seen that the operating speed of the HBT can be increased by decreasing the base-collector capacitance C BC .
상기 베이스-콜렉터 커패시턴스는 크게 활성 베이스 영역(active base region)에 의한 커패시턴스와 연결선 비아(interconnect via)를 위한 베이스 패드(base pad)에 의한 커패시턴스로 나눌 수 있다.The base-collector capacitance can be largely divided into capacitance by an active base region and capacitance by a base pad for interconnect vias.
최근 소자공정 기술의 발달로 활성영역(active region)이 소형화(scale down) 되면서 활성 베이스 영역은 같은 비율로 작아지고 있는 추세이나, 베이스 패드의 경우 비아 공정(Via Process)의 어려움으로 소형화가 어려운 실정이다.Recently, as the active region is scaled down due to the development of device process technology, the active base region is decreasing at the same ratio, but in the case of the base pad, it is difficult to miniaturize due to the difficulty of the via process. to be.
이런 실정을 대변하듯이 최근 기술은 베이스 영역과 베이스 패드 영역의 크기가 거의 같은 수준에 도달해 있다.As a representative of this situation, the recent technology has reached the same level of the base area and the base pad area.
즉, 소자의 소형화가 이루어짐에 따라, 베이스 패드에 의한 기생 커패시턴스가 베이스 영역에 의한 기생 커패시턴스의 크기와 비슷한 수준에 도달되어 있으며, 소자의 베이스-콜렉터 커패시턴스 감소 측면에서 보면 베이스 패드 영역에 의한 커패시턴스를 감소시키는 것이 매우 중요함을 알 수 있다.That is, as the size of the device becomes smaller, the parasitic capacitance caused by the base pad reaches a level similar to the size of the parasitic capacitance caused by the base region, and in terms of reducing the base-collector capacitance of the device, the capacitance caused by the base pad region is increased. It can be seen that the reduction is very important.
상기 HBT의 베이스 패드에 의한 베이스-컬렉터 커패시턴스를 줄이는 데에 적용시킬 수 있는 종래 기술로는, 미국 특허 US4,380,774(발명의 명칭 : High-performance bipolar microwave transistor)와, US5,672,522(발명의 명칭 : Method for making selective subcollector heterojunction bipolar transistors) 등이 있다.Conventional techniques that can be applied to reducing the base-collector capacitance caused by the base pad of the HBT include US Pat. No. 4,380,774 (name of high-performance bipolar microwave transistor) and US Pat. No. 5,672,522 (name of invention). Method for making selective subcollector heterojunction bipolar transistors.
이들 발명은 베이스-컬렉터 커패시턴스를 줄이기 위해서 이온 주입(ionimplantation)이나 에피택시 재성장(epitaxy regrowth) 등의 방법을 이용하였으나 이온주입기와 같은 고가의 공정장비를 필요로 하거나, 신뢰성과 재현성 문제가 발생하는 에피택시 재성장 공정을 필요로 한다.These inventions use methods such as ionimplantation or epitaxy regrowth to reduce the base-collector capacitance, but they require expensive process equipment such as ion implanters, or those that suffer from reliability and reproducibility problems. Requires taxi regrowth process.
이와 다른 종래 기술로는 이중 폴리이미드 평탄화 공정 기술(Hyunchol Shin, Gaessler C., Leier H., "Reduction of base-collector capacitance in InP/InGaAs HBT's using a novel double polyimide planarization process", IEEE Electron Device Letters, Volume: 19 Issue: 8, pp 297-299, Aug. 1998)을 이용한 방법이 있으나, 공정 기술이 매우 복잡하고 건식식각(Reactive Ion Ethcing)을 사용함으로써 HBT 소자가 손상(damage)을 입을 우려가 있다.Other prior arts include dual polyimide planarization process techniques (Hyunchol Shin, Gaessler C., Leier H., "Reduction of base-collector capacitance in InP / InGaAs HBT's using a novel double polyimide planarization process", IEEE Electron Device Letters, Volume: 19 Issue: 8, pp 297-299, Aug. 1998), but the process technology is very complex and there is a risk of damaging the HBT device by using Reactive Ion Ethcing. .
이에, 본 발명은 상기한 문제점을 해결하기 위한 것으로서, 간단한 베이스 패드 레이아웃을 이용해, 복잡한 공정을 거치지 않고 값싸고 기존의 널리 알려진 습식식각을 이용한 3단 메사(triple mesa) HBT 제조방법을 그대로 이용해서 활성 베이스 영역과 베이스 패드영역을 격리시켜, 베이스 패드에 의한 베이스-콜렉터 커패시턴스를 줄여 HBT 소자의 동작속도를 높일 수 있는 기생 베이스-콜렉터 커패시턴스 감소를 위한 베이스 패드 레이아웃과 그를 이용한 HBT의 제조방법을 제공하는데 그 목적이 있다.Accordingly, the present invention is to solve the above problems, using a simple base pad layout, inexpensive without using a complicated process, using a three-step mesa (triple mesa) HBT manufacturing method using conventional well-known wet etching as it is It provides a base pad layout for reducing parasitic base-collector capacitance and a method of manufacturing HBT using the same by separating the active base region from the base pad region, thereby reducing the base-collector capacitance caused by the base pad, thereby increasing the operation speed of the HBT element. Its purpose is to.
상술한 목적을 달성하기 위하여 본 발명은, 반도체 기판에 대해 <> 또는 <> 방향에 평행하게 정렬된 베이스 영역과, 상기 베이스 영역에 일정각도경사진 베이스 패드영역과, <> 방향으로 정렬되고 상기 베이스 영역과 베이스 패드영역을 연결하는 베이스 피딩영역을 포함하는 기생 베이스-콜렉터 커패시턴스 감소를 위한 베이스 패드 레이아웃을 제공하고자 한다.In order to achieve the above object, the present invention is directed to a semiconductor substrate < > Or < A base area aligned parallel to the> direction, a base pad area inclined at an angle to the base area, and < An object of the present invention is to provide a base pad layout for reducing parasitic base-collector capacitance including a base feeding area aligned in a> direction and connecting the base area and the base pad area.
상술한 목적을 달성하기 위하여 본 발명은, 3단 메사(triple mesa) 방식으로 HBT를 제조하는 방법에 있어서;In order to achieve the above object, the present invention provides a method for producing HBT in a three-stage mesa (triple mesa) method;
베이스 영역과 베이스 패드영역을 분리시키고 이를 베이스 피딩영역으로 연결하여 베이스 패드 레이아웃을 형성하는 제1공정과, 준절연 InP 기판 위에 서브콜렉터 InGaAs층/식각정지 InP층/베이스-콜렉터 InGaAs층/에미터 InP층/에미터캡 InGaAs층을 적층성장법으로 순서대로 적층하는 제2공정과, 제2공정에 의해 적층된 구조물 상에 에미터 메탈을 증착하고, 베이스 메탈이 자기정렬이 가능하게 에미터캡 InGaAs층과 에미터 InP층을 순차적으로 식각하여 베이스-콜렉터 InGaAs층의 상부면이 노출시킨 후, 상기 베이스 패드 레이아웃을 마스크로 이용해 베이스 메탈을 증착시키는 제3공정과, 에미터 영역을 보호하기 위한 제1포토레지스트를 베이스 영역과 베이스 피딩영역의 일부에 정의하는 제4공정과, 상기 제1포토레지스트와 베이스 메탈층을 식각마스크로 이용하여 베이스-콜렉터 InGaAs층과 식각정지 InP층을 식각하여 서브콜렉터 InGaAs층의 상부면을 노출시키고 측면 식각을 이용해 베이스 피딩 아래 부분에 공동(void)부분을 형성하는 제5공정과, 상기 서브콜렉터 InGaAs층에 콜렉터 메탈을 증착시키는 제6공정과, 에미터와 베이스 영역 아래 부분을 보호하기 위해 제2포토레지스트를 정의한 후 서브콜렉터 InGaAs층을 측면 식각하여 베이스 패드영역과 베이스 영역을 격리시키고 제2포토레지스트를 제거하는 제7공정으로 구성됨을 특징으로 하는 베이스 패드 레이아웃을 이용한 HBT의 제조방법을 제공하고자 한다.A first step of forming a base pad layout by separating the base region from the base pad region and connecting the base pad region to the base feeding region; and a sub-collector InGaAs layer / etch stop InP layer / base-collector InGaAs layer / emitter on the quasi-insulated InP substrate. A second step of sequentially stacking the InP layer / emitter cap InGaAs layer by the lamination growth method; and an emitter cap InGaAs layer, in which an emitter metal is deposited on the structure laminated by the second process, and the base metal is self-aligned. And the emitter InP layer are sequentially etched to expose the top surface of the base-collector InGaAs layer, and then a third process of depositing a base metal using the base pad layout as a mask, and a first process for protecting the emitter region. A fourth step of defining the photoresist in a portion of the base region and the base feeding region, and using the first photoresist and the base metal layer as an etching mask. A fifth process of etching the base-collector InGaAs layer and the etch stop InP layer to expose the upper surface of the sub-collector InGaAs layer and forming a void portion under the base feeding by using side etching; and the sub-collector InGaAs The sixth step of depositing a collector metal on the layer, and defining a second photoresist to protect the emitter and the lower portion of the base region, and laterally etching the sub-collector InGaAs layer to isolate the base pad region and the base region, An object of the present invention is to provide a method of manufacturing HBT using a base pad layout, comprising a seventh step of removing a resist.
도 1은 본 발명에 따른 베이스 패드 레이아웃 평면도로서, 도 1a은 <> 방향정렬이고 도 1b은 <> 방향정렬이다.1 is a plan view of a base pad layout according to the present invention, and FIG. > Alignment and Figure 1b is < > Orientation.
도 2는 본 발명에 적용되는 HBT의 반도체 기판 적층구조 단면도이다.2 is a cross-sectional view of a semiconductor substrate stack structure of an HBT applied to the present invention.
도 3a 내지 도 3f는 본 발명에 따른 HBT 소자의 제조공정에 따른 단면도이다.3A to 3F are cross-sectional views of a manufacturing process of the HBT device according to the present invention.
도 4는 본 발명에 의해 제조된 HBT 소자의 구조도이다.4 is a structural diagram of an HBT device manufactured by the present invention.
도 5는 본 발명에 의해 제조된 HBT 소자의 전자현미경 사진이다.5 is an electron micrograph of the HBT device manufactured by the present invention.
< 도면의 주요부분에 대한 부호의 설명 ><Description of Symbols for Major Parts of Drawings>
111 : 준절연 InP 기판112 : 에미터캡 InGaAs층111: semi-insulated InP substrate 112: emitter cap InGaAs layer
113 : 에미터 InP층114 : 베이스-콜렉터 InGaAs층113 emitter InP layer 114 base-collector InGaAs layer
115 : 식각정지 InP층116 : 서브콜렉터 InGaAs층115: etch stop InP layer 116: sub-collector InGaAs layer
121 : 에미터 메탈층122 : 베이스 메탈층121: emitter metal layer 122: base metal layer
122a : 베이스 패드영역122b : 베이스 피딩영역,122a: base pad area 122b: base feeding area,
122c : 베이스 영역123 : 콜렉터 메탈층122c: base region 123: collector metal layer
131,132 : 포토레지스트131,132: photoresist
이하 본 발명의 실시예에 대하여 첨부된 도면을 참고로 그 구성 및 작용을 설명하기로 한다.Hereinafter, the configuration and operation of the present invention will be described with reference to the accompanying drawings.
본 발명은 단일 이종접합 바이폴라 트랜지스터(Single HBT : SHBT)와 이중 이종접합 바이폴라 트랜지스터(Double HBT : DHBT)에 모두 적용할 수 있는 것으로, 이후에서는 SHBT을 기준으로 설명한다.The present invention is applicable to both a single heterojunction bipolar transistor (Single HBT: SHBT) and a double heterojunction bipolar transistor (Double HBT: DHBT), and will be described below with reference to SHBT.
도 1은 베이스 패드 레이아웃으로 도 3a의 베이스 메탈층(122)을 증착하기 위한 마스크 레이아웃이다.1 is a mask layout for depositing the base metal layer 122 of FIG. 3A with a base pad layout.
반도체 기판에 대해 <> 또는 <> 방향에 평행하게 정렬된 베이스 영역(122c)과, 상기 베이스 영역(122c)에 일정각도(45°) 경사진 사각 형태(정사각형 또는 직사각형)의 베이스 패드영역(122a)과, <> 방향으로 정렬되고 상기 베이스 영역(122c)과 베이스 패드영역(122a)을 연결하는 베이스 피딩영역(122b)으로 구성된다.About semiconductor substrate > Or < A base region 122c aligned parallel to the> direction, a base pad region 122a of a square shape (square or rectangle) inclined at an angle (45 °) to the base region 122c, and < And a base feeding area 122b aligned in the> direction and connecting the base area 122c and the base pad area 122a.
베이스 영역(122c)과 베이스 패드영역(122a)을 분리시키고 이를 베이스 피딩영역(122b)으로 연결하여 구성한 것이 본원발명의 특징으로서, 종래 베이스영역의 일부를 확장한 부분에 베이스 패드영역을 정의한 것과 차별화된다.The present invention is characterized by separating the base region 122c and the base pad region 122a and connecting them to the base feeding region 122b, which is different from the definition of the base pad region in an extended portion of the conventional base region. do.
궁극적으로 이러한 구조는 도 3c에서 보는 바와 같이 베이스 피딩영역(122b)아래 부분을 측면 식각하여 베이스 패드영역(122a)과 베이스 영역(122c) 사이에 공동(void)부분을 형성하기 위한 구조이다.Ultimately, this structure is a structure for forming a void portion between the base pad region 122a and the base region 122c by side etching the portion below the base feeding region 122b as shown in FIG. 3C.
이러한 베이스 패드 레이아웃은, InGaAs층을 습식식각시에 <> 또는 <> 방향 보다는 <> 방향으로 식각 속도가 빠르다는 것과, InP층을 습식식각시에 <> 방향으로의 측면 식각은 거의 일어나지 않는 것에 기초를 둔다.This base pad layout allows the InGaAs layer to be wetted < > Or < <Rather than> The etching speed is faster in the> direction, and the InP layer Lateral etching in the> direction is based on little occurrence.
상기 레이아웃을 활용해 도 3e와 같이 베이스 피딩영역(122b)의 아래부분에는 전기적으로 준절연인 준절연(Semi-Insulating) InP 기판(111)을 제외한 모든 적층 구조물을 식각하여 베이스-콜렉터 커패시턴스를 감소시킬 수 있다.By utilizing the layout as shown in FIG. 3E, all the stacked structures except the semi-insulating InP substrate 111, which is electrically semi-insulated, may be etched in the lower portion of the base feeding region 122b to reduce the base-collector capacitance. Can be.
또한 베이스 패드영역(122a)과 베이스 영역(122c)을 분리시켜 베이스 패드에 의한 기생 커패시턴스를 HBT 소자의 베이스-콜렉터 커패시턴스로부터 전기적으로 격리시킬 수 있다.In addition, by separating the base pad region 122a and the base region 122c, parasitic capacitance caused by the base pad can be electrically isolated from the base-collector capacitance of the HBT element.
베이스 패드영역(122a) 아래의 InP층/InGaAs층은 단순히 베이스 패드영역(122a)를 지지하는 포스트(Post) 역할만 할 뿐, 전기적으로는 아무런 역할이 없기 때문에 베이스 패드에 의한 베이스-콜렉터 커패시턴스가 현저히 감소하게 된다.The InP layer / InGaAs layer below the base pad region 122a merely serves as a post supporting the base pad region 122a, and since there is no electrical role, the base-collector capacitance due to the base pad is increased. Significantly decreases.
도 2는 본 발명에 필요한 적층구조로서 InP/InGaAs SHBT 또는 DHBT의 일반적인 구조이다.2 is a general structure of InP / InGaAs SHBT or DHBT as a laminated structure required for the present invention.
준절연 InP 기판(111) 위에 서브콜렉터 InGaAs층(116)/식각정지(Etch stop) InP층(115)/베이스-콜렉터 InGaAs층(114)/에미터 InP층(113)/에미터캡 InGaAs(112)층을 유기금속화학기상증착(MOCVD), 분자선 에피택시(MBE)와 같은 적층성장법을 이용하여 순서대로 적층하여 형성한다.Subcollector InGaAs layer 116 / Etch stop InP layer 115 / Base-collector InGaAs layer 114 / Emitter InP layer 113 / Emitter cap InGaAs 112 on the quasi-insulating InP substrate 111. ) Layers are formed by laminating in order using a lamination growth method such as organometallic chemical vapor deposition (MOCVD) and molecular beam epitaxy (MBE).
도 3a 내지 도 3f는 본 발명에 따른 HBT 소자의 제조공정에 따른 단면도이다.3A to 3F are cross-sectional views of a manufacturing process of the HBT device according to the present invention.
도 2와 같은 적층구조 위에 도 3a와 같이 <> 또는 <> 방향으로 정렬된 에미터 메탈층(121)을 증착하고 베이스 메탈층(122)이 자기정렬이 가능하게 에미터캡 InGaAs층(112)과 에미터 InP층(113)을 순차적으로 식각한 후, 도 1의 베이스 패드 레이아웃(122a,122b,122c)을 마스크(Mask)로하여 베이스-콜렉터 InGaAs층(114)의 상부에 베이스 메탈층(122)를 증착한다.As shown in FIG. 3A on the laminated structure as shown in FIG. > Or < After depositing the emitter metal layer 121 aligned in the > direction and sequentially etching the emitter cap InGaAs layer 112 and the emitter InP layer 113 so that the base metal layer 122 can self-align, FIG. The base metal layer 122 is deposited on the base-collector InGaAs layer 114 by using the base pad layouts 122a, 122b, and 122c as masks.
이어서, 도 3b와 같이 에미터 영역을 보호하기 위한 포토레지스터(131)를 베이스 피딩영역(122b)의 일부와 베이스 영역(122c) 일부 위에 정의한다.Next, as shown in FIG. 3B, a photoresist 131 for protecting the emitter region is defined over a portion of the base feeding region 122b and a portion of the base region 122c.
이후 도 3c와 같이 포토레지스터(131) 패턴과 베이스 메탈층(122)을 식각마스크로 이용하여 베이스-콜렉터 InGaAs층(114)과 식각정지 InP층(115)을 차례로 식각하고 서브콜렉터 InGaAs층(116)의 상부를 드러낸다.3C, the base-collector InGaAs layer 114 and the etch stop InP layer 115 are sequentially etched using the photoresist 131 pattern and the base metal layer 122 as an etch mask, and the sub-collector InGaAs layer 116. To reveal the top of the
이 공정에서 격자 방향에 따른 식각속도 차이로 인해 격자 방향에 따라 다르게 식각되는 비등방성 식각특성을 이용해서 베이스 피딩영역의 아래부분을 측면 식각하여 베이스 패드영역과 베이스 영역을 격리시킨다.In this process, the base pad region and the base region are separated by laterally etching the lower portion of the base feeding region by using anisotropic etching characteristic which is etched differently according to the lattice direction due to the difference in etching speed according to the lattice direction.
이 때, 사용된 식각액은 베이스-콜렉터 InGaAs층(114)에 H3PO4:H2O2:H2O를 사용한다.In this case, the used etchant uses H 3 PO 4 : H 2 O 2 : H 2 O for the base-collector InGaAs layer 114.
상기 H3PO4:H2O2:H2O의 식각액은 베이스-콜렉터 InGaAs층(114) 아래 식각정지 InP층(115)과의 선택비(selectivity)가 매우 높아 식각정지층은 거의 식각되지 않는다.The etchant of H 3 PO 4 : H 2 O 2 : H 2 O has a very high selectivity with the etch stop InP layer 115 under the base-collector InGaAs layer 114, so that the etch stop layer is hardly etched. Do not.
또한 식각정지 InP층(115)을 식각할 때에는 HCl:H3PO4를 사용하며 마찬가지로 아래의 서브콜렉터 InGaAs층(116)과의 선택비가 매우 높아 서브콜렉터 InGaAs층(116)은 거의 식각되지 않는다.In addition, when the etch stop InP layer 115 is etched, HCl: H 3 PO 4 is used. Similarly, the selectivity with the sub-collector InGaAs layer 116 is very high, so that the sub-collector InGaAs layer 116 is hardly etched.
바꾸어 말하면 상기 식각액으로 식각시 서브콜렉터 InGaAs층(116)과 식각정지 InP층(115)을 선택적으로 식각할 수 있으며, 약간의 과도 식각(Over Etching)을 하더라도 큰 문제는 없다.In other words, when etching with the etchant, the sub-collector InGaAs layer 116 and the etch stop InP layer 115 may be selectively etched, and even a slight over-etching is not a problem.
상기 공정에서 베이스 피딩영역 아래 부분(도 3c의 왼쪽 베이스 메탈층(122) 아래의 공동부분)은 <> 방향으로 정렬되어 있기 때문에 빠른 속도로 측면 식각이 일어나게 되어 공동부분(Void)이 형성된다.In the process, the portion below the base feeding region (cavity under the left base metal layer 122 of FIG. 3C) is < Since they are aligned in the> direction, lateral etching occurs at a high speed to form voids.
이때 식각 속도는 식각액의 종류, 농도 및 온도에 의해 결정된다.The etching rate is determined by the type, concentration and temperature of the etchant.
이후 도 3d과 같이 서브콜렉터 InGaAs층(116) 상부에 콜렉터 메탈층(123)을 증착한다.Thereafter, as illustrated in FIG. 3D, the collector metal layer 123 is deposited on the sub-collector InGaAs layer 116.
이후 도 3e와 같이 베이스 패드영역(122a)을 제외한 부분의 상부에 포토레지스트(132)를 정의하여 보호한 뒤 서브콜렉터 InGaAs층(116)을 식각한다.Thereafter, as shown in FIG. 3E, the photoresist 132 is defined and protected on the portion except for the base pad region 122a, and the sub-collector InGaAs layer 116 is etched.
이 공정에서 격자 방향에 따른 식각속도 차이로 인해 격자 방향에 따라 다르게 식각되는 비등방성 식각특성을 이용해서 베이스 피딩영역의 아래부분을 측면 식각하여 베이스 패드영역과 베이스 영역을 격리시킨다.In this process, the base pad region and the base region are separated by laterally etching the lower portion of the base feeding region by using anisotropic etching characteristic which is etched differently according to the lattice direction due to the difference in etching speed according to the lattice direction.
이 때, 식각액은 베이스-콜렉터 InGaAs층(114) 식각에 사용된 H3PO4:H2O2:H2O를 사용한다.At this time, the etchant uses H 3 PO 4 : H 2 O 2 : H 2 O used for etching the base-collector InGaAs layer 114.
상기 H3PO4:H2O2:H2O의 식각액은 아래의 준절연 InP 기판(111)과의 선택비가 매우 높아 식각정지 InP(115)층은 거의 식각되지 않는다.The etching solution of H 3 PO 4 : H 2 O 2 : H 2 O has a very high selectivity with the quasi-insulating InP substrate 111 below, so that the etch stop InP 115 layer is hardly etched.
이때 식각 속도는 식각액의 종류, 농도 및 온도에 의해 결정된다.The etching rate is determined by the type, concentration and temperature of the etchant.
상기 공정에서 베이스 피딩영역(122b) 아래부분에는(공동부분이 형성된 부분) 준절연 InP 기판(111)을 제외한 모든 적층 구조물을 식각해냄으로써 베이스-콜렉터 커패시턴스를 감소시킬 수 있다.In the above process, the base-collector capacitance may be reduced by etching all the stacked structures except the quasi-insulating InP substrate 111 under the base feeding region 122b (a portion in which the cavity is formed).
또한 베이스 패드영역(122a) 부분과 베이스 영역(122c)이 분리되어 전기적으로는 격리가 이루어진다.In addition, the base pad region 122a and the base region 122c are separated from each other and electrically isolated.
베이스 패드영역 아래의 InP층/InGaAs층은 단순히 베이스 패드영역을 지지하는 지지대(Post) 역할만 할 뿐 전기적으로는 아무런 역할이 없기 때문에 베이스 패드에 의한 베이스-콜렉터 커패시턴스를 현저히 감소할 것이다.The InP layer / InGaAs layer below the base pad region merely serves as a post for supporting the base pad region and has no electrical role, thereby significantly reducing the base-collector capacitance caused by the base pad.
마지막으로 도 3f에 도시된 바와 같이 포토레지스트(132)를 제거하여 최종적인 HBT 구조를 완성한다.Finally, the photoresist 132 is removed as shown in FIG. 3F to complete the final HBT structure.
상기한 단일 HBT(SHBT)에서 베이스 콜렉터층으로 사용되는 InGaAs층(114)은 이중 HBT(DHBT)일 경우에 베이스층이 되고, 단일 HBT(SHBT)에서 식각정지층으로 사용되는 InP층(115)은 이중 HBT(DHBT)일 경우에 콜렉터층이 된다.The InGaAs layer 114 used as the base collector layer in the single HBT (SHBT) becomes the base layer in the case of the double HBT (DHBT), and the InP layer 115 used as the etch stop layer in the single HBT (SHBT). Becomes a collector layer in the case of double HBT (DHBT).
도 4는 도 2를 포함한 도 3a 내지 도 3f까지의 공정에 의한 최종 HBT 구조를 나타내는 사시도이다.FIG. 4 is a perspective view showing the final HBT structure by the processes of FIGS. 3A to 3F including FIG. 2.
도 5는 도 2를 포함한 도 3a 내지 도 3d까지의 공정에 의한 HBT의 전자현미경 사진이다.FIG. 5 is an electron micrograph of the HBT by the process of FIGS. 3A to 3D including FIG. 2.
상기 도 4와 도 5을 통해 본 발명이 이루고자 하는 바를 확인할 수 있다.4 and 5, the present invention can be confirmed.
이상에서와 같이, 본 발명은 베이스 패드 레이아웃과 간단한 습식식각을 이용하여 활성 베이스 영역과 베이스 패드영역을 격리(isolation)시켜 베이스 패드에 의한 베이스-콜렉터 기생커패시턴스를 효과적으로 감소시킬 수 있다.As described above, the present invention can effectively reduce the base-collector parasitic capacitance caused by the base pad by isolating the active base area and the base pad area by using the base pad layout and simple wet etching.
또한, 상기한 방법은 기존에 널리 알려진 습식식각을 이용한 3단 메사 HBT 제조방법이며, 베이스 패드 레이아웃의 수정만으로 구현할 수 있기 때문에 추가 공정없이 구현될 수 있는 장점이 있다.In addition, the above method is a three-stage mesa HBT manufacturing method using a conventional well-known wet etching, and can be implemented without additional processes because it can be implemented only by modifying the base pad layout.
이상에서 살펴본 바와 같이, 본 발명에 따르면 기존의 초고속 소자에서 효과적으로 해결하지 못했던 베이스 패드에 의한 베이스-콜렉터 커패시턴스를 줄이기 위해 측면 식각을 이용한 베이스 패드영역과 베이스 영역을 분리하기 위한 베이스 패드 레이아웃이 제공된다.As described above, according to the present invention, there is provided a base pad layout for separating the base pad region and the base region using side etching to reduce the base-collector capacitance caused by the base pad which has not been effectively solved in the existing ultra-high speed device. .
상기한 새로운 베이스 패드 레이아웃은 HBT 제조에 있어서, 추가적인 공정없이 기존 공정을 그대로 활용할 수 있기 때문에 신공정 개발 비용이나 별도의 장비가 필요없고, 개발에 필요한 시간을 대폭 감소시킬 수 있기 때문에 상당한 경제적인 효과를 얻을 수 있다.Since the new base pad layout can be used as it is in HBT manufacturing without any additional process, there is no need for new process development cost or additional equipment, and it can significantly reduce the time required for the development, which is a significant economic effect. You can get it.
또한, 이러한 베이스 패드 레이아웃은 비단 InP/InGaAs HBT 뿐만 아니라 이종접합 전계효과 트랜지스터(Heterojunction Field Effect Transistor : HFET), 광수신 다이오드(Photo Diode), 광수신증폭 트랜지스터(Photo Transistor) 등의 메사(MESA) 구조를 사용하는 화합물 반도체 소자에 다양하게 응용될 수 있다.In addition, the base pad layout is not only an InP / InGaAs HBT, but also a mesa (MESA) such as a heterojunction field effect transistor (HFET), a photodiode, a phototransistor, and a phototransistor. Various applications may be made to compound semiconductor devices using a structure.
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| Publication number | Priority date | Publication date | Assignee | Title |
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| KR100832816B1 (en) * | 2006-12-05 | 2008-05-28 | 한국전자통신연구원 | Fabrication method of heterojunction bipolar transistor |
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