KR20040040822A - Method of manufacturing semiconductor device - Google Patents
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Abstract
Description
본 발명은 반도체 소자의 제조방법에 관한 것으로, 특히 게이트 형성 후 게이트 재산화공정을 수행하는 반도체 소자의 제조방법에 관한 것이다.BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a method for manufacturing a semiconductor device, and more particularly, to a method for manufacturing a semiconductor device in which a gate reoxidation process is performed after gate formation.
반도체 소자의 고집적화에 따른 동작속도를 확보하기 위하여, 최근에는 게이트를 폴리실리콘막과 텅스텐실리사이드막(WSix)이 적층된 폴리사이드 구조 대신, 고온에서의 열안정성이 우수하고 폴리사이드 게이트 보다 낮은 저항을 갖는 텅스텐막(W)/텅스텐질화막(WNx)/폴리실리콘 구조로 형성하고 있다. 또한, 게이트 형성을 위한 식각공정 후에는, 식각에 의해 게이트 산화막에 야기되는 마이크로 트렌치(micro-trench) 및 플라즈마 손상(plasma damage) 등을 회복시키고, 게이트 에지의 게이트 산화막 두께를 증가시켜 GGO(Graded Gate Oxide; GGO)를 형성하여 소자의 신뢰성을 향상시키기 위하여, O2또는 H2O 분위기에서 게이트 재산화(gate reoxidation)공정을 수행한다. 특히, GGO는 그 두께 및 막질(film quality)에 따라 핫캐리어(hot carrier) 및 GIDL(Gate Induced Drain Leakage) 특성과 같은 소자의 전기적 특성, 동작속도 및 신뢰성에 크게 영향을 미치므로 게이트 재산화공정은 반드시 수행되어야 하며, 전기적 특성을 향상시키기 위해서는 GGO를 가능하면 크게 형성하여야 하고, 이를 위해서는 재산화공정시 온도를 높이거나 열처리 시간을 증가시켜야 한다.In order to secure the operation speed due to the high integration of semiconductor devices, in recent years, instead of the polyside structure in which the polysilicon film and the tungsten silicide film (WSix) are laminated, the gate has excellent thermal stability at high temperature and lower resistance than the polyside gate. It has a tungsten film (W) / tungsten nitride film (WNx) / polysilicon structure. In addition, after the etching process for forming the gate, the micro-trench and plasma damage caused to the gate oxide film by the etching is recovered, and the gate oxide film thickness of the gate edge is increased to increase the GGO (Graded). In order to form a gate oxide (GGO) to improve the reliability of the device, a gate reoxidation process is performed in an O 2 or H 2 O atmosphere. In particular, GGO has a significant effect on the device's electrical characteristics, operating speed and reliability, such as hot carrier and gate induced drain leakage (GIDL), depending on its thickness and film quality. Must be carried out and the GGO should be formed as large as possible to improve the electrical properties. To this end, the temperature should be increased during the reoxidation process or the heat treatment time should be increased.
한편, W/WNx/폴리실리콘 구조의 게이트는 폴리사이드 구조에 비해 1/10 정도 낮은 저항을 갖는 반면, 게이트 재산화공정시 W의 산화로 인하여 재산화공정시 급격한 부피팽창이 야기된다. 따라서, W/WNx/폴리실리콘 구조의 게이트에서는 게이트 재산화공정으로서 H2분위기에서 H2O 또는 O2를 소량 혼합하여 열처리를 수행하는 것에 의해 W의 산화를 막으면서 폴리실리콘만을 선택적으로 산화하는 선택적 산화 (selective oxidation) 공정을 적용하고 있다.On the other hand, while the gate of the W / WN x / polysilicon structure has a resistance about 1/10 lower than that of the polyside structure, the oxidation of W during the gate reoxidation process causes rapid volume expansion during the reoxidation process. Therefore, in the gate of the W / WNx / polysilicon structure, only polysilicon is selectively oxidized while preventing the oxidation of W by performing a heat treatment by mixing a small amount of H 2 O or O 2 in an H 2 atmosphere as a gate reoxidation process. Selective oxidation process is applied.
그러나, GGO를 크게 하기 위하여 재산화공정시 온도를 높이거나 열처리 시간을 증가시키게 되면, 게이트의 폭이 작은 경우에는 게이트 버즈빅(gate bird's beak) 증가로 인하여 게이트 내부의 게이트 산화막이 증가되어 소자 특성이 달라지는 문제가 발생한다. 특히, W/WNx/폴리실리콘 구조의 게이트에서는 W/폴리실리콘 계면에 확산배리어로 존재하는 Si-N 및 Si-O막의 두께가 증가하여 고주파수(high-frequency) 동작시 신호 지연 등의 문제를 야기시켜 소자의 동작속도를 저하시키는 문제가 발생한다.However, if the temperature is increased during the reoxidation process or the heat treatment time is increased in order to increase the GGO, in the case where the gate width is small, the gate oxide film inside the gate is increased due to the increase of gate bird's beak, resulting in device characteristics. The problem arises. Particularly, in the gate of W / WNx / polysilicon structure, the thickness of Si-N and Si-O films that exist as diffusion barriers at the W / polysilicon interface increases, causing problems such as signal delay during high-frequency operation. This causes a problem of lowering the operation speed of the device.
본 발명은 상기와 같은 종래기술의 문제점을 해결하기 위하여 제안된 것으로, 게이트 형성 후 수행되는 재산화 공정시 열처리 온도 및 시간을 증가시키는 대신 게이트 저부 에지 부근의 산화속도만을 국부적으로 증가시켜 GGO를 크게 형성함으로써 소자의 전기적 특성 및 동작속도를 향상시킬 수 있는 반도체 소자의 제조방법을 제공하는데 그 목적이 있다.The present invention has been proposed to solve the above problems of the prior art, and instead of increasing the heat treatment temperature and time during the reoxidation process performed after the gate formation, the GGO is increased by locally increasing only the oxidation rate near the gate bottom edge. It is an object of the present invention to provide a method for manufacturing a semiconductor device that can improve the electrical characteristics and operation speed of the device by forming.
도 1a 내지 도 1d는 본 발명의 실시예에 따른 반도체 소자의 제조방법을 설명하기 위한 단면도.1A to 1D are cross-sectional views illustrating a method of manufacturing a semiconductor device in accordance with an embodiment of the present invention.
※도면의 주요부분에 대한 부호의 설명※ Explanation of symbols for main parts of drawing
10 : 반도체 기판 11 : 소자분리막10 semiconductor substrate 11 device isolation film
12 : 게이트 산화막 13 : 폴리실리콘막12 gate oxide film 13 polysilicon film
14 : 금속막 15 : 질화막14 metal film 15 nitride film
15A : 하드 마스크 16 : 측벽산화막15A: Hard Mask 16: Sidewall Oxide Film
16A : GGO막 100 : 게이트16A: GGO film 100: gate
상기의 기술적 과제를 달성하기 위한 본 발명의 일 측면에 따르면, 상기의 본 발명의 목적은 소자분리막이 형성된 반도체 기판 상에 게이트 산화막, 폴리실리콘막 및 금속막을 순차적으로 형성하는 단계; 금속막 상에 하드 마스크를 형성하는 단계; 하드 마스크를 이용하여 금속막 및 폴리실리콘막을 식각하여 게이트를 형성하는 단계; 게이트의 저부 에지 부근으로 플로린 이온을 주입하는 단계; 및 기판을 게이트 재산화공정으로 산화하는 단계를 포함하는 반도체 소자의 제조방법에 의해 달성될 수 있다.According to an aspect of the present invention for achieving the above technical problem, the object of the present invention comprises the steps of sequentially forming a gate oxide film, a polysilicon film and a metal film on a semiconductor substrate formed with a device isolation film; Forming a hard mask on the metal film; Etching the metal film and the polysilicon film using a hard mask to form a gate; Implanting florine ions near the bottom edge of the gate; And oxidizing the substrate in a gate reoxidation process.
바람직하게, 플로린 이온을 주입하는 단계는 이온주입공정이나 플라즈마를 이용한 이온주입공정으로 수행하는데, 이온주입공정은 1 내지 30keV의 이온주입에너지에서 상기 기판의 수직방향에 대해 0 내지 45도의 각도를 가지고 1E13/㎠ 내지 1E16 ions/㎠의 이온주입양으로 실시하고, 플라즈마를 이용한 이온주입공정은 소오스 기체로 F2, NF3, SF6, SiF4등의 F를 포함하는 기체를 사용하여 수행한다.Preferably, the step of implanting florin ions is performed by an ion implantation process or an ion implantation process using plasma, which has an angle of 0 to 45 degrees with respect to the vertical direction of the substrate at an ion implantation energy of 1 to 30 keV. Ion implantation of 1E13 / cm 2 to 1E16 ions / cm 2 is carried out, and the ion implantation process using plasma is performed using a gas including F 2 , NF 3 , SF 6 , and SiF 4 as a source gas.
이하, 본 발명이 속한 기술분야에서 통상의 지식을 가진 자가 본 발명을 보다 용이하게 실시할 수 있도록 하기 위하여 본 발명의 바람직한 실시예를 소개하기로 한다.Hereinafter, preferred embodiments of the present invention will be introduced in order to enable those skilled in the art to more easily carry out the present invention.
도 1a 내지 도 1b는 본 발명의 실시예에 따른 반도체 소자의 제조방법을 설명하기 위한 단면도이다.1A to 1B are cross-sectional views illustrating a method of manufacturing a semiconductor device in accordance with an embodiment of the present invention.
도 1a를 참조하면, 소자분리막(11)이 형성된 반도체 기판(10) 상에 게이트 산화막(12)을 형성하고, 게이트 산화막(12) 상에 제 1 게이트 물질막으로서 폴리실리콘막(13)을 형성한 다음, 폴리실리콘막(13) 상에 제 2 게이트 물질막으로서 금속막(14)을 형성한다. 여기서, 금속막(14)은 텅스텐실리사이드막(WSix), 티타늄실리사이드막(TiSix), 코발트실리사이드막(CoSix), 니켈실리사이드막(NiSix) 중 선택되는 하나의 막으로 형성하거나, 텅스텐질화막(WNx)막, 텅스텐막/텅스텐질화막(W/WNx), 몰리브듐질화막(MoNx), 몰리브듐막/몰리브듐질화막(Mo/MoNx) 중 선택되는 하나의 막으로 형성하며, 이때 x는 0.1 내지 3.0의 값을 갖도록 한다. 그 다음, 금속막(14) 상부에 하드 마스크용 물질막으로서 질화막(15)을 형성하고, 질화막(15) 상에 포토리소그라피로 포토레지스트 패턴(16)을 형성한다.Referring to FIG. 1A, a gate oxide film 12 is formed on a semiconductor substrate 10 on which an isolation layer 11 is formed, and a polysilicon film 13 is formed on the gate oxide film 12 as a first gate material film. Next, the metal film 14 is formed on the polysilicon film 13 as the second gate material film. The metal film 14 may be formed of one selected from tungsten silicide film (WSix), titanium silicide film (TiSix), cobalt silicide film (CoSix), and nickel silicide film (NiSix), or tungsten nitride film (WNx). Film, tungsten film / tungsten nitride film (W / WNx), molybdium nitride film (MoNx), molybdium film / molybdium nitride film (Mo / MoNx), and x is 0.1 to 3.0. It should have a value of. Next, the nitride film 15 is formed as a hard mask material film on the metal film 14, and the photoresist pattern 16 is formed on the nitride film 15 by photolithography.
도 1b를 참조하면, 포토레지스트 패턴(16)을 마스크로하여 질화막(15)을 식각하여 하드 마스크(15A)를 형성하고, 하드 마스크(15A)를 마스크로하여 하부의 금속막(14) 및 폴리실리콘막(13)을 식각하여 게이트(100)를 형성한 다음, 공지된 방법으로 포토레지스트 패턴(16)을 제거한다. 그 후, 도 1c에 도시된 바와 같이, 후속 재산화공정시 게이트 에지부분의 게이트 산화막(12)의 산화속도를 증가시켜 GGO를 증가시키기 위하여 게이트(100)의 저부 에지 부근으로 이온주입(ion- implantation) 공정이나 플라즈마(plasma)를 이용한 이온주입공정으로 플로린 (Fluorine; F＋) 이온을 주입한다. 바람직하게, 이온주입공정은 1 내지 30keV의 이온주입에너지에서 기판의 수직방향에 대해 0 내지 45도의 각도를 가지고 1E13 ions/㎠ 내지 1E16 ions/㎠의 이온주입양으로 실시하는데, 이때 이온주입에너지는 게이트(100) 형성을 위한 식각 후 남은 게이트 산화막 두께에 따라 적절하게 조절한다. 또한, 플라즈마를 이용한 이온주입공정은 소오스 기체로 F를 포함하는 기체, 바람직하게는 F2, NF3, SF6, SiF4등을 사용하여 수행한다.Referring to FIG. 1B, the nitride film 15 is etched using the photoresist pattern 16 as a mask to form a hard mask 15A, and the lower metal film 14 and poly using the hard mask 15A as a mask. The silicon film 13 is etched to form the gate 100, and then the photoresist pattern 16 is removed by a known method. Then, as shown in FIG. 1C, ion implantation near the bottom edge of the gate 100 to increase the GGO by increasing the oxidation rate of the gate oxide film 12 at the gate edge portion in the subsequent reoxidation process. Fluorine (F + ) ions are implanted by the ion implantation process using a plasma process or plasma. Preferably, the ion implantation process is performed at an ion implantation energy of 1E13 ions / cm 2 to 1E16 ions / cm 2 with an angle of 0 to 45 degrees with respect to the vertical direction of the substrate at an ion implantation energy of 1 to 30 keV, wherein the ion implantation energy is It is appropriately adjusted according to the thickness of the gate oxide film remaining after etching for forming the gate 100. In addition, the ion implantation process using a plasma is performed using a gas containing F, preferably F 2 , NF 3 , SF 6 , SiF 4, etc. as a source gas.
도 1d를 참조하면, 게이트 재산화공정을 수행하여 게이트(100)의 폴리실리콘막(13) 측벽에 측벽산화막(16)을 형성함과 동시에 식각에 의한 게이트 산화막(12)의 손상을 회복시키고 게이트(100) 저부 에지 부근에 GGO막(16A)을 형성한다. 이때, 게이트(100) 저부 에지 부근에 주입된 플로린이온에 의해 에지 부근의 산화속도가 증가되어 핫캐리어 및 GIDL 특성 등을 향상시키기에 충분히 큰 크기의 GGO막(16A)이 형성된다. 바람직하게, 게이트 재산화공정은 예컨대, 금속막(14)을 WSix막, TiSix막, CoSix막 및 NiSix막 중 선택되는 하나의 막으로 형성한 경우에는 H2O, D2O, O2, O3, N2O, NO등의 산소(O)를 포함하는 기체 분위기로 700℃ 이상의 고온에서 열처리공정으로 수행하고, 금속막(14)을 WNx막, W/WNx막, MoNx막 및 Mo/MoNx막 중 선택되는 하나의 막으로 형성하는 경우에는 H2또는 D2분위기에서 H2O, D2O, O2, O3, N2O, NO 등의 산소를 포함하는 기체를 소량 주입하여 700℃ 이상의 고온에서 열처리공정으로 수행한다.Referring to FIG. 1D, the gate reoxidation process is performed to form the sidewall oxide layer 16 on the sidewall of the polysilicon layer 13 of the gate 100, while at the same time recovering the damage of the gate oxide layer 12 by etching and recovering the gate. (100) A GGO film 16A is formed near the bottom edge. At this time, the fluorine ion implanted near the bottom edge of the gate 100 increases the oxidation rate near the edge to form a GGO film 16A large enough to improve hot carrier and GIDL characteristics. Preferably, the gate reoxidation process is performed when, for example, the metal film 14 is formed of one film selected from a WSix film, a TiSix film, a CoSix film, and a NiSix film, such as H 2 O, D 2 O, O 2 , O In a gas atmosphere containing oxygen (O), such as 3 , N 2 O, NO, etc., a heat treatment is performed at a high temperature of 700 ° C. or higher, and the metal film 14 is WNx film, W / WNx film, MoNx film, and Mo / MoNx. In the case of forming one of the membranes, 700 by injecting a small amount of gas containing oxygen such as H 2 O, D 2 O, O 2 , O 3 , N 2 O, NO in an H 2 or D 2 atmosphere The heat treatment is carried out at a high temperature of not less than ℃.
그리고 나서, 도시되지는 않았지만, 게이트 스페이서 공정, LDD(Lightly Doped Drain) 공정, 소오스/드레인 공정 및 배선 공정 등의 후속 공정을 수행한다.Then, although not shown, subsequent processes such as a gate spacer process, a lightly doped drain (LDD) process, a source / drain process, and a wiring process may be performed.
상기 실시예에 의하면, 재산화공정시 열처리 온도 및 시간을 증가시키는 것 없이, 게이트 저부 에지 부근으로의 플로린 이온주입에 의해 재산화공정시 게이트 저부 에지부근의 산화속도만을 국부적으로 증가시켜 GGO를 크게 형성함으로써, 소자의 전기적 특성 및 동작속도를 향상시킬 수 있게 된다.According to the above embodiment, by increasing the oxidation rate near the gate bottom edge during the reoxidation process to form GGO by locally increasing the oxidation rate near the gate bottom edge without increasing the heat treatment temperature and time during the reoxidation process. In addition, the electrical characteristics and the operating speed of the device can be improved.
이상에서 설명한 본 발명은 전술한 실시예 및 첨부된 도면에 의해 한정되는 것이 아니고, 본 발명의 기술적 사상을 벗어나지 않는 범위 내에서 여러 가지 치환, 변형 및 변경이 가능하다는 것이 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 있어 명백할 것이다.The present invention described above is not limited to the above-described embodiments and the accompanying drawings, and various substitutions, modifications, and changes are possible in the art without departing from the technical spirit of the present invention. It will be clear to those of ordinary knowledge.
전술한 본 발명은 게이트 형성 후 수행되는 재산화 공정시 열처리 온도 및 시간을 증가시키는 대신 게이트 저부 에지 부근의 산화속도만을 국부적으로 증가시켜 GGO를 크게 형성함으로써 소자의 전기적 특성 및 동작속도를 향상시킬 수 있다.According to the present invention, instead of increasing the heat treatment temperature and time during the reoxidation process performed after the gate formation, only the oxidation rate near the bottom edge of the gate is locally increased to increase the GGO, thereby improving the electrical characteristics and the operation speed of the device. have.
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| KR1020020069118A KR20040040822A (en) | 2002-11-08 | 2002-11-08 | Method of manufacturing semiconductor device |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1020020069118A KR20040040822A (en) | 2002-11-08 | 2002-11-08 | Method of manufacturing semiconductor device |
Publications (1)
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Family
ID=37338087
Family Applications (1)
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Country Status (1)
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Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US11462577B2 (en) | 2019-12-05 | 2022-10-04 | Samsung Electronics Co., Ltd. | Image device and fabricating method thereof |
-
2002
- 2002-11-08 KR KR1020020069118A patent/KR20040040822A/en not_active Application Discontinuation
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US11462577B2 (en) | 2019-12-05 | 2022-10-04 | Samsung Electronics Co., Ltd. | Image device and fabricating method thereof |
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