KR20040039939A - 반도체소자의 테스트방법 - Google Patents

Abstract

본 발명은 반도체소자의 테스트방법에 관한 것으로, 본 발명은 반도체소자의 테스트방법 중 중첩형 웨이퍼 맵 방법에 있어서: 웨이퍼의 각 다이에 대한 수율 측정하는 단계와; 상기 다이 중 특정 다이에 대한 주변 다이들의 수율 평균을 구하는 단계와; 상기 주변 다이들의 수율 평균과 상기 특정 다이의 수율을 비교하여 상기 다이를 테스트하는 단계로 이루어진다.

Description

반도체소자의 테스트방법 {Method of test in semiconductor devices}

본 발명은 반도체소자의 테스트방법에 관한 것으로, 더욱 상세하게는 반도체소자의 테스트 방법 중 중첩 웨이퍼 맵 형성방법에 관한 것이다.

반도체소자 제조 공정 중 EDS(Electric Die Sorting) 공정단계에서, 웨이퍼 군집을 대상으로 하는 반도체 제품의 수율 및 불량 검토방법에는 단순한 불량/수량의 검토, 웨이퍼 맵을 통한 영역별 불량 분포의 검토 등이 있다.

상기와 같은 방법 중 웨이퍼 맵은 웨이퍼 상의 불량분포를 관찰하여 공정 중 발생한 불량 요소를 추정할 수 있는 지표가 되는 데, 특히 일정 기간 내에 생산된 웨이퍼들의 각 다이에 대한 수율을 시간적으로 평균하여 절대적인 수치를 구한 후 이를 기준으로 불량요소를 추정하는 중첩형 웨이퍼 맵(Composite wafer map)이 종종 사용되고 있다. 이 중첩형 웨이퍼 맵은 장시간에 걸쳐 지속적으로 발생하는 불량을 파악할 수 있는 장점이 있다.

그러나, 마스크의 결함 등으로 웨이퍼들의 각 다이 마다 규칙성을 가지는 불량요소가 형성되면, 중첩형 웨이퍼 맵 방식으로는 웨이퍼의 불량요소를 감지하기 불가능하게 된다. 즉, 상기 각 웨이퍼의 수율을 시간적으로 평균하여 절대적인 수치를 형성한 후 이 수치와 각 웨이퍼의 수율을 비교 분석하여 웨이퍼의 불량요소를 판단하는 중첩형 웨이퍼 맵 방식은, 상기의 불량요소를 가진 각 웨이퍼의 수율을 시간적으로 평균한 절대적인 수치로 인해 각 다이를 테스트하기 때문에 상기 영역마다 형성된 규칙적인 불량요소는 찾아내기 어려운 문제점이 있다.

상술한 문제점을 해결하기 위한 본 발명의 목적은 웨이퍼의 각 다이마다 규칙성을 가지는 불량요소를 중첩 웨이퍼 맵 방식으로 용이하게 발견할 수 있도록 하는 반도체소자의 테스트방법을 제공함에 있다.

도 1은 본 발명에 따른 반도체소자의 테스트방법을 도시한 도면이다.

상술한 문제점을 해결하기 위한 본 발명의 바람직한 일 실시 예는 반도체소자의 테스트방법 중 중첩형 웨이퍼 맵 방법에 있어서: 웨이퍼의 각 다이에 대한 수율 측정하는 단계와; 상기 다이 중 특정 다이에 대한 주변 다이들의 수율 평균을 구하는 단계와; 상기 주변 다이들의 수율 평균과 상기 특정 다이의 수율을 비교하여 상기 다이를 테스트하는 단계로 이루어진다. 상기 주변 다이들은 상기 특정다이를 둘러싸는 다이이다. 상기 주변 다이들의 수율 평균과 상기 특정 다이의 수율을 비교하여 상기 다이를 테스트하는 단계는 비교치에 따라 불량요소를 가진 다이와 불량요소를 가지지 않은 다이로 구분하는 것이고, 상기 비교치는 상기 주변 다이들의 수율 평균과 상기 특정 다이의 수율을 비교한 값의 오차가 0.5 ~ 1% 이내인 것이다.

본 발명은 반도체소자의 테스트방법 중 중첩 웨이퍼 맵 방식에 있어서, 특정패턴의 불량여부를 판단할 수 있도록 웨이퍼 맵 상에 측정된 수율의 국지적 변화율을 조사하는 방법을 제공한다.

이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시 예에 대해 상세히 설명한다.

도 1은 본 발명에 따른 반도체소자의 테스트방법을 도시한 도면으로, 이를 참조하여 설명하면 다음과 같다.

도 1을 도시하는 방법으로는, 제1 웨이퍼(10)의 각 다이(die: X, A, B, C, D 등)마다 수율을 측정하고, 중첩형 웨이퍼 맵방식으로 테스트할 다른 웨이퍼들도 각 다이마다 수율을 측정한다.

다음으로, 제1 웨이퍼(10)의 특정 다이(X)의 주변 다이들의 수율 평균을 구한다.

즉, 주변 다이 A의 수율 X_(i-1)(j+1), B의 수율 X_(i+1)(j+1), C의 수율 X_(i-1)(j-1),D의 수율 X_(i+1)(j-1)을 평균하여 특정 다이 X의 주변 다이에 대한 수율 평균을 구한다.

상기 특정 다이 X의 주변 다이에 대한 수율 평균을 구하는 식을 도시하면,

X_{ij + △ ≤} {X_(i-1)(j+1)+ X_(i+1)(j+1)+ X_(i-1)(j-1)+ X_(i+1)(j-1)}

와 같다.

상기와 같이 구한 특정 다이 X의 주변 다이에 대한 수율 평균과 특정 다이의 수율 X_ij을 비교한다. 이때 비교된 수치가 0.5 ~ 1 % 이상의 오차를 가지게 되면 도 1의 빗금과 같이 표시하여 불량요소를 가짐을 도시하여 웨이퍼의 테스트가 완료된다.

상기 △는 0.5 ~ 1 % 등 웨이퍼의 각 다이의 수율에 적합하게 작업자가 선택할 수 있다.

또, 작업자에 의해 주변 다이를 얼마만큼의 범위로 하는 가, 어떤 방식으로 선정하는 가는 웨이퍼의 특성에 따라 적절히 선택할 수도 있다.

상술한 바와 같이 중첩 웨이퍼 맵 방식으로의 반도체 소자 테스트시 웨이퍼를 구성하는 각 다이의 수율과 이 다이를 둘러싸고 있는 주변 다이들의 평균 수율을 비교함으로써 각 다이 마다의 국지적인 수율 변동이 있는지를 파악하여 표시함으로써 각 다이마다 규칙성을 가지는 불량요소를 용이하게 발견할 수 있게 된다.

이상에서 살펴본 바와 같이 본 발명에 의하면, 중첩 웨이퍼 맵 방식으로의 반도체 소자 테스트시, 웨이퍼를 구성하는 각 다이의 수율과 이 다이를 둘러싸고있는 주변 다이들의 평균 수율을 비교함으로써 각 다이 마다의 국지적인 수율 변동이 있는지를 파악하여 표시함으로써 각 다이마다 규칙성을 가지는 불량요소를 용이하게 발견할 수 있게 되는 효과가 있다.

상기에서는 본 발명의 바람직한 실시예를 참조하여 설명하였지만, 해당 기술 분야의 숙련된 당업자는 하기의 특허 청구의 범위에 기재된 본 발명의 사상 및 영역으로부터 벗어나지 않는 범위 내에서 본 발명을 다양하게 수정 및 변경시킬 수 있음을 이해할 수 있을 것이다.

Claims (4)

1. 반도체소자의 테스트방법 중 중첩형 웨이퍼 맵 방법에 있어서:

   웨이퍼의 각 다이에 대한 수율 측정하는 단계와;

   상기 다이 중 특정 다이에 대한 주변 다이들의 수율 평균을 구하는 단계;

   상기 주변 다이들의 수율 평균과 상기 특정 다이의 수율을 비교하여 상기 다이를 테스트하는 단계로 이루어진 것을 특징으로 하는 반도체소자의 테스트 방법.
2. 제1 항에 있어서, 상기 주변 다이들은

   상기 특정다이를 둘러싸는 다이인 것을 특징으로 하는 반도체소자의 테스트방법.
3. 제1 항에 있어서, 상기 주변 다이들의 수율 평균과 상기 특정 다이의 수율을 비교하여 상기 다이를 테스트하는 단계는

   비교치에 따라 불량요소를 가진 다이와 불량요소를 가지지 않은 다이로 구분하는 것을 특징으로 하는 반도체소자의 테스트 방법.
4. 제3 항에 있어서, 상기 비교치는

   상기 주변 다이들의 수율 평균과 상기 특정 다이의 수율을 비교한 값의 오차가 0.5 ~ 1% 이내인 것을 특징으로 하는 반도체소자의 테스트방법.