KR20040038144A - Method for fabricating capacitor - Google Patents
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Abstract
Description
본 발명은 반도체 소자의 제조 방법에 관한 것으로, 보다 구체적으로는 하부 전극의 표면적을 넓히어 캐패시터의 정전 용량을 증대시킬 수 있는 캐패시터 형성 방법에 관한 것이다.BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a method of manufacturing a semiconductor device, and more particularly, to a method of forming a capacitor capable of increasing the surface area of a lower electrode and increasing the capacitance of the capacitor.
반도체기판 상에 제조되는 소자의 집적도가 증가함에 따라서, 디램에 있어서 데이터 저장을 위한 셀 캐패시터가 점유할 수 있는 면적도 축소하고 있다. 따라서, 반도체 웨이퍼 상에 형성되는 캐패시터의 정전 용량은 디자인 룰(design rule)이 축소됨에 따라 감소하게 된다.As the degree of integration of devices fabricated on semiconductor substrates increases, the area occupied by cell capacitors for data storage in DRAMs is also reduced. Therefore, the capacitance of the capacitor formed on the semiconductor wafer is reduced as the design rule is reduced.
그러나, 디램 셀 캐패시터에 있어서 알파 입자(alpha particle)에 의한 소프트 에러(soft error)에 강한 저항성을 확보하고, 또한 잡음(noise)에 의한 오동작을 방지하기 위해서는 충분한 정전 용량(capacitance)을 지니는 셀 캐패시터를 구비하는 것이 필요하다.However, in the DRAM cell capacitor, a cell capacitor having sufficient capacitance in order to secure strong resistance to soft errors caused by alpha particles and to prevent malfunction due to noise. It is necessary to have a.
즉, 디자인 룰이 딥 서브 해프 마이크론(deep-sub-half-micron) 급인 기가 비트급 고집적 디램의 셀 캐패시터의 경우에도, 적어도 30 펨토 패럿(fF) 이상의 정전 용량의 확보가 필요한 것으로 당업계는 인식하고 있다.That is, even if the design rule is a deep-sub-half-micron gigabit high-density DRAM cell capacitor, the industry recognizes that at least 30 femto-farads (fF) of capacitance is required. have.
반도체 기판 위의 허용된 좁은 면적에서 고용량의 캐패시터를 구현하기 위한 하나의 방법으로 적층형(stacked) 구조 또는 원통형(cylindrical) 구조에 반구형 결정립(HSG; hemispherical grain)을 성장시켜 캐패시터의 유효 표면적을 증대시키는 캐패시터 구조가 연구 개발되고 있다.One method for implementing high capacity capacitors in a small allowable area over a semiconductor substrate is to grow hemispherical grains (HSG) in stacked or cylindrical structures to increase the effective surface area of the capacitor. Capacitor structures are being researched and developed.
도 1은 종래 기술에 따른 캐패시터 형성 방법을 도시한 공정단면도이다. 또한, 도 2는 종래 기술에 따른 하부 전극의 평면도이다.1 is a process cross-sectional view showing a capacitor forming method according to the prior art. 2 is a plan view of a lower electrode according to the prior art.
종래 기술에 따른 캐패시터 형성 방법은, 도 1에 도시된 바와 같이, 반도체 기판(1) 상에 제 1절연막(5)을 형성한다. 이때, 상기 반도체 기판(1)에는 게이트 전극(미도시) 및 소오스/드레인용 불순물영역(3)을 포함한 트랜지스터(transistor)(미도시)가 제조되어져 있다.In the capacitor forming method according to the prior art, as shown in FIG. 1, the first insulating film 5 is formed on the semiconductor substrate 1. At this time, a transistor (not shown) including a gate electrode (not shown) and a source / drain impurity region 3 is manufactured in the semiconductor substrate 1.
이어, 포토리쏘그라피(photolithography)공정에 의해 상기 제 1절연막을 식각하여 불순물영역(3)을 노출시키는 제 1개구부(6)를 형성한다. 그런 다음, 상기제 1개구부(6)를 포함한 제 1절연막 전면에 다결정 실리콘막(미도시)을 증착한 후, 상기 제 1절연막이 노출되는 시점까지 상기 다결정 실리콘막을 씨엠피(Chemical Mechnical Polising)하여 다결정 실리콘 플러그(7)를 형성한다.Subsequently, the first insulating layer is etched by a photolithography process to form a first opening 6 exposing the impurity region 3. Then, a polycrystalline silicon film (not shown) is deposited on the entire surface of the first insulating film including the first opening 6, and then the polycrystalline silicon film is chemically emptied until the first insulating film is exposed. Polycrystalline silicon plug 7 is formed.
이 후, 상기 다결정 실리콘 플러그(7)를 포함한 기판 전면에 제 2절연막(9)을 형성한 후, 포토리쏘그라피 공정에 의해 상기 제 2절연막(9)을 식각하여 상기 다결정 실리콘 플러그(7)를 노출시키는 제 2개구부(10)를 형성한다. 이때, 상기 제 2절연막(9)으로는 HDP(High Density Plasma) 방식의 옥사이드막(oxide layer)을 이용한다.Thereafter, after forming the second insulating film 9 on the entire surface of the substrate including the polycrystalline silicon plug 7, the second insulating film 9 is etched by a photolithography process to remove the polycrystalline silicon plug 7. The second opening 10 to be exposed is formed. In this case, an oxide layer of a high density plasma (HDP) method is used as the second insulating layer 9.
이어, 상기 제 2개구부(10)를 포함한 제 2절연막 전면에 Ti/TiN막(미도시)을 화학기상증착(Chemical Vapor Deposition)하고 나서 열처리(미도시)를 실시한 다음, 상기 Ti/TiN막을 에치백(etch back)하여 캐패시터의 하부 전극(11)을 형성한다. 이때, 상기와 같이, TiN금속을 이용하여 캐패시터의 하부 전극을 형성할 경우, 공핍(depletion)에 의한 정전 용량 감소가 없기 때문에 실리콘 성분의 하부 전극에 비해 정전 용량이 증가된다. 그러나, 단위 면적당 정전 용량은, 면적을 동일 크기, 즉 한정된 영역에서 면적 크기를 극대화시키는 측면에서 볼 경우, 금속 성분의 하부 전극에 비해 실리콘 성분의 하부 전극이 실리콘 그레인(silicon grain) 돌출을 이용한 HSG(Hemi Spheric Glass)를 사용함으로써 더 크게 나타난다.Subsequently, a Ti / TiN film (not shown) is chemically vapor deposited on the entire surface of the second insulating film including the second opening 10, and then heat treated (not shown). The back electrode is etched back to form the lower electrode 11 of the capacitor. At this time, as described above, when the lower electrode of the capacitor is formed using TiN metal, the capacitance is increased compared to the lower electrode of the silicon component because there is no decrease in capacitance due to depletion. However, the capacitance per unit area, when viewed in terms of maximizing the area size in the same size, that is, a limited area, compared to the metal bottom electrode, the lower electrode of the silicon component is HSG using silicon grain protrusion Larger by using Hemi Spheric Glass.
그런 다음, 하부 전극(11)을 덮는 유전체막(13) 및 상부 전극용 TiN막(15)을 차례로 형성하여 캐패시터 제조를 완료한다.Then, the dielectric film 13 covering the lower electrode 11 and the TiN film 15 for the upper electrode are sequentially formed to complete the capacitor manufacturing.
그러나, 종래의 기술에서는, 도 2에 도시된 바와 같이, 금속 성분의 하부 전극은 HSG구조를 가진 실리콘 성분의 하부 전극에 비해 단위면적당 정전 용량을 증가시키는 데에 한계가 있는 문제점이 있었다.However, in the related art, as shown in FIG. 2, the lower electrode of the metal component has a problem in that there is a limit in increasing the capacitance per unit area compared with the lower electrode of the silicon component having the HSG structure.
이에 본 발명은 상기 종래의 문제점을 해결하기 위해 안출된 것으로, 금속 성분의 하부 전극의 표면적을 넓힘으로서 캐패시터의 정전 용량을 증대시킬 수 있는 캐패시터의 형성 방법을 제공함에 그 목적이 있다.Accordingly, an object of the present invention is to provide a method of forming a capacitor capable of increasing the capacitance of a capacitor by increasing the surface area of a lower electrode of a metal component.
도 1은 종래 기술에 따른 캐패시터 형성 방법을 도시한 공정단면도.1 is a process cross-sectional view showing a capacitor forming method according to the prior art.
도 2는 종래 기술에 따른 하부 전극의 평면도.2 is a plan view of a lower electrode according to the prior art;
도 3a 내지 도 3c는 본 발명에 따른 캐패시터 형성 방법을 도시한 공정단면도.3A to 3C are cross-sectional views illustrating a method of forming a capacitor according to the present invention.
도 4는 본 발명에 따른 하부 전극의 평면도.4 is a plan view of a lower electrode according to the present invention;
도 5a 내지 도 5c는 본 발명의 다른 실시예에 따른 캐패시터 형성 방법을 설명하기 위한 공정단면도.5A to 5C are cross-sectional views illustrating a method of forming a capacitor in accordance with another embodiment of the present invention.
상기 목적을 달성하기 위한 본 발명에 따른 캐패시터 형성 방법은, 도전 플러그를 포함한 반도체 기판을 제공하는 단계와, 기판 상에 상기 도전 플러그를 노출시키는 절연막을 형성하는 단계와, 절연막 상에 하부 전극용 금속막을 형성하는 단계와, 상기 결과의 기판에 열처리를 실시하여 절연막과 대응된 상기 금속막 표면에 그레인을 형성하는 단계와, 절연막이 노출되는 시점까지 상기 결과의 금속막을 식각하여 그레인을 가진 캐패시터의 하부 전극을 형성하는 단계와, 하부 전극 상에 유전체막 및 상부 전극용 금속막을 차례로 형성하는 단계를 포함한 것을 특징으로 한다.According to another aspect of the present invention, there is provided a capacitor forming method including: providing a semiconductor substrate including a conductive plug, forming an insulating film exposing the conductive plug on the substrate, and forming a lower electrode metal on the insulating film. Forming a film, heat-treating the resultant substrate to form grain on the surface of the metal film corresponding to the insulating film, and etching the resultant metal film until the insulating film is exposed to the lower portion of the capacitor having grain. Forming an electrode, and sequentially forming a dielectric film and a metal film for the upper electrode on the lower electrode.
상기 절연막은 LP-TEOS막을 이용하며, 상기 LP-TEOS막은 700∼750℃ 온도에서 TEOS와 O2가스를 이용하여 증착하는 것이 바람직하다.The insulating film uses an LP-TEOS film, and the LP-TEOS film is preferably deposited using TEOS and O 2 gas at a temperature of 700 to 750 ° C.
상기 하부 전극용 금속막은 TiN막을 이용하고, 상기 TiN막은 200Å 이하의 두께로 형성하는 것이 바람직하다.As the lower electrode metal film, a TiN film is used, and the TiN film is preferably formed to a thickness of 200 kPa or less.
상기 열처리 공정은 700℃ 이상의 온도에서 10∼100초동안 진행하는 것이 바람직하다.The heat treatment process is preferably performed for 10 to 100 seconds at a temperature of 700 ℃ or more.
본 발명에 따른 캐패시터 형성 방법은, 도전 플러그를 포함한 반도체 기판을 제공하는 단계와, 기판 상에 상기 도전 플러그를 노출시키는 제 1절연막을 형성하는 단계와, 제 1절연막의 노출된 측면에 제 2절연막을 형성하는 단계와, 제 2절연막을 포함한 기판 전면에 하부 전극용 제 1금속막을 형성하는 단계와, 결과물에 열처리를 실시하여 제 2절연막과 대응된 상기 제 1금속막 표면에 금속 실리사이드막을 형성하는 단계와, 금속 실리사이드막을 포함한 기판 전면에 하부 전극용 제 2금속막을 형성하는 동시에 제 2금속막과 상기 금속 실리사이드막 간의 반응에 의해 제 2금속막 표면에 그레인이 형성되는 단계와, 제 1절연막이 노출되는 시점까지 상기 제 2 및 제 1금속막을 식각하여 그레인을 가진 캐패시터의 하부 전극을 형성하는 단계와, 하부 전극 상에 유전체막 및 상부 전극용 금속막을 차례로 형성하는 단계를 포함하는 것을 특징으로 한다.A capacitor forming method according to the present invention includes providing a semiconductor substrate including a conductive plug, forming a first insulating film exposing the conductive plug on the substrate, and forming a second insulating film on the exposed side of the first insulating film. Forming a first metal film for the lower electrode on the entire surface of the substrate including the second insulating film, and heat-treating the resultant to form a metal silicide film on the surface of the first metal film corresponding to the second insulating film. Forming a second metal film for the lower electrode on the entire surface of the substrate including the metal silicide film, and forming grains on the surface of the second metal film by a reaction between the second metal film and the metal silicide film; Etching the second and first metal layers to the exposed point to form a lower electrode of a capacitor having grain; Characterized in that it comprises the step of forming a dielectric film and an upper electrode metal film for sequentially.
상기 제 1절연막은 650∼750℃ 온도 및 0.1∼1토르의 압력 하에서 TEOS 및 O2가스를 소오스로 이용하여 형성하는 것이 바람직하다.The first insulating film is preferably formed by using TEOS and O 2 gas as a source at a temperature of 650 to 750 ° C. and a pressure of 0.1 to 1 Torr.
상기 하부 전극용 제 1금속막은 Ti막 및 TiN막의 이중막을 이용하며, 상기 Ti막은 60∼400Å, 상기 TiN막은 50∼200Å의 두께로 형성하는 것이 바람직하다.The first metal film for the lower electrode is a double film of a Ti film and a TiN film. The Ti film preferably has a thickness of 60 to 400 GPa and the TiN film to a thickness of 50 to 200 GPa.
상기 열처리는 700∼900℃ 온도에서 진행하는 것이 바람직하다.It is preferable to perform the said heat processing at the temperature of 700-900 degreeC.
상기 하부 전극용 제 2금속막은 TiN막을 이용하며, 상기 TiN막은 650∼750℃온도에서 100∼500Å의 두께로 형성하는 것이 바람직하다.The second metal film for the lower electrode uses a TiN film, and the TiN film is preferably formed to a thickness of 100 to 500 kPa at a temperature of 650 to 750 ° C.
이하, 본 발명의 바람직한 실시예를 첨부된 도면을 참조하여 상세히 설명하면 다음과 같다.Hereinafter, preferred embodiments of the present invention will be described in detail with reference to the accompanying drawings.
도 3a 내지 도 3c는 본 발명의 일 실시예에 따른 캐패시터 형성 방법을 도시한 공정단면도이다. 또한, 도 4는 본 발명에 따른 하부 전극의 평면도이다.3A to 3C are cross-sectional views illustrating a method of forming a capacitor according to an embodiment of the present invention. 4 is a plan view of a lower electrode according to the present invention.
본 발명의 일 실시예에 따른 캐패시터 형성 방법은, 도 3a에 도시된 바와 같이, 반도체 기판(100) 상에 제 1절연막(104)을 형성한 후, 포토리쏘그라피 공정에 의해 상기 제 1절연막을 식각하여 제 1개구부(105)를 형성한다. 이때, 상기 반도체 기판(100) 에는 게이트 전극(미도시), 소오스/드레인용 불순물영역(102)을 포함한 트랜지스터(미도시)가 제조되어져 있다. 또한, 상기 제 1개구부(105)는 상기 불순물영역(102)을 노출시킨 구조를 가진다.In the capacitor forming method according to the exemplary embodiment of the present invention, as shown in FIG. 3A, after forming the first insulating film 104 on the semiconductor substrate 100, the first insulating film is formed by a photolithography process. By etching, the first opening 105 is formed. In this case, a transistor (not shown) including a gate electrode (not shown) and a source / drain impurity region 102 is manufactured in the semiconductor substrate 100. In addition, the first opening 105 has a structure in which the impurity region 102 is exposed.
이어, 상기 제 1개구부(105)를 포함한 제 1절연막 상에 다결정 실리콘막(미도시)을 형성한 후, 상기 다결정 실리콘막을 에치백(etch back)하여 제 1개구부(105)를 매립시키는 다결정 실리콘 플러그(106)를 형성한다.Subsequently, after the polycrystalline silicon film (not shown) is formed on the first insulating film including the first opening 105, the polycrystalline silicon film is etched back to fill the first opening 105. The plug 106 is formed.
그런 다음, 도 3b에 도시된 바와 같이, 상기 다결정 실리콘 플러그(106)를 포함한 기판 전면에 제 2절연막(110)을 형성하고 나서, 포토리쏘그라피 공정에 의해 상기 제 2절연막(110)을 식각하여 다결정 실리콘 플러그(106)를 노출시키는 제 2개구부(111)를 형성한다. 이때, 상기 제 2절연막(110)으로는 LP-TEOS(Low Pressure-TetraEthylOrthoSilicate) 방식의 옥사이드막을 이용한다. 또한, 상기 LP-TEOS 방식의 옥사이드막은 720℃ 온도 이하에서 TEOS와 O2가스를 소오스로 하여형성한다.3B, a second insulating film 110 is formed on the entire surface of the substrate including the polycrystalline silicon plug 106, and then the second insulating film 110 is etched by a photolithography process. The second opening 111 exposing the polycrystalline silicon plug 106 is formed. In this case, an oxide film of LP-TEOS (Low Pressure-TetraEthylOrthoSilicate) type is used as the second insulating layer 110. In addition, the oxide film of the LP-TEOS method is formed by using TEOS and O2 gas as a source at a temperature below 720 ℃.
이 후, 상기 제 2개구부(111)를 포함한 기판 전면에 화학기상증착 방법에 의해 Ti/TiN막(112)을 50Å 두께로 형성한다. 이때, 상기 Ti막은 50Å 두께 이상으로, 상기 TiN막은 200Å 두께로 형성한다. 그리고 나서, 상기 결과물에 700℃ 이상의 온도 하에서 10∼100초 동안 열처리(미도시)를 실시한다. 이때, 상기 열처리 공정에서, 제 2절연막인 LP-TEOS 방식의 옥사이드막 내에 함유된 수분(moisture)과 상기 TiN막의 Ti 성분이 서로 반응함으로서 Ti-O 결합이 형성되며, 상기 Ti-O 결합이 후속 TiN막 증착 시 이상 반응을 일으켜서, 제 2절연막과 접한 TiN막(112) 표면에는, 도 4에 도시된 바와 같이, 불균일하게 돌출된 그레인이 형성된다.Thereafter, the Ti / TiN film 112 is formed to a thickness of 50 에 on the entire surface of the substrate including the second opening 111 by a chemical vapor deposition method. In this case, the Ti film is formed to be 50 GPa thick or more, and the TiN film is formed to be 200 GPa thick. Then, the resultant is subjected to a heat treatment (not shown) for 10 to 100 seconds at a temperature of 700 ° C. or higher. At this time, in the heat treatment step, a Ti-O bond is formed by reacting moisture contained in the LP-TEOS type oxide film, which is the second insulating film, with the Ti component of the TiN film, followed by the Ti-O bond. An abnormal reaction occurs when the TiN film is deposited, so that irregularly protruding grains are formed on the surface of the TiN film 112 in contact with the second insulating film, as shown in FIG. 4.
이어, 도 3c에 도시된 바와 같이, 상기 구조의 TiN막(112)을 에치백하여 실린더 형상의 불균일하게 돌출된 그레인 구조를 가진 캐패시터의 하부 전극(113)을 형성한다. 그런 다음, 상기 하부 전극(113) 상에 유전체막(114) 및 상부 전극용 TiN막(116)을 차례로 형성하여 캐패시터 제조를 완료한다.Subsequently, as shown in FIG. 3C, the TiN film 112 having the above structure is etched back to form the lower electrode 113 of the capacitor having a cylindrical non-uniformly protruding grain structure. Then, the dielectric film 114 and the TiN film 116 for the upper electrode are sequentially formed on the lower electrode 113 to complete the capacitor manufacturing.
도 5a 내지 도 5c는 본 발명의 다른 실시예에 따른 캐패시터 형성 방법을 설명하기 위한 공정단면도이다.5A to 5C are cross-sectional views illustrating a method of forming a capacitor according to another embodiment of the present invention.
본 발명의 다른 실시예에 따른 캐패시터 형성 방법은, 도 5a에 도시된 바와 같이, 반도체 기판(200) 상에 제 1절연막(204)을 형성한 후, 포토리쏘그라피 공정에 의해 상기 제 1절연막을 식각하여 제 1개구부(205)를 형성한다. 이때, 상기 반도체 기판(200)에는 게이트 전극(미도시), 소오스/드레인용 불순물영역(202)을 포함한 트랜지스터(미도시)가 제조되어져 있다. 또한, 상기 제 1개구부(205)는 상기불순물영역(202)을 노출시킨 구조를 가진다.In the capacitor forming method according to another embodiment of the present invention, as shown in FIG. 5A, after forming the first insulating film 204 on the semiconductor substrate 200, the first insulating film is formed by a photolithography process. The first opening 205 is formed by etching. In this case, a transistor (not shown) including a gate electrode (not shown) and a source / drain impurity region 202 is manufactured in the semiconductor substrate 200. In addition, the first opening 205 has a structure in which the impurity region 202 is exposed.
이어, 상기 제 1개구부(205)를 포함한 제 1절연막(204) 상에 다결정 실리콘막(미도시)을 형성한 후, 상기 다결정 실리콘막을 에치백하여 제 1개구부(205)를 매립시키는 다결정 실리콘 플러그(206)를 형성한다.Next, after forming a polycrystalline silicon film (not shown) on the first insulating film 204 including the first opening 205, the polycrystalline silicon plug is etched back to fill the first opening 205. 206 is formed.
그런 다음, 도 5b에 도시된 바와 같이, 상기 다결정 실리콘 플러그(206)을 포함한 기판 전면에 제 2절연막(208)을 형성한 다음, 포토리쏘그라피 공정에 의해 상기 제 2절연막을 식각하여 상기 다결정 실리콘 플러그(206)를 노출시키는 제 2개구부(209)를 형성한다.Next, as shown in FIG. 5B, a second insulating layer 208 is formed on the entire surface of the substrate including the polycrystalline silicon plug 206, and then the second insulating layer is etched by a photolithography process to etch the polycrystalline silicon. A second opening 209 exposing the plug 206 is formed.
이 후, 상기 제 2개구부(209)를 포함한 제 2절연막 상에 제 3절연막(210)을 형성한다. 이때, 상기 제 3절연막(210)의 재질로는 이후의 공정에서 캐패시터 하부 전극용 TiN막에 그레인 형성에 영향을 주는 특정 조건, 즉 고온 저압의 조건 하에서 형성된 LP-TEOS옥사이드막을 이용한다. 또한, 상기 LP-TEOS 옥사이드막은 TEOS와 O2가스를 소오스로 이용하여 650∼750℃의 온도 및 0.1∼1토르(Torr)의 압력 하에서 증착한다.Thereafter, a third insulating film 210 is formed on the second insulating film including the second opening 209. In this case, as the material of the third insulating film 210, a LP-TEOS oxide film formed under a specific condition that affects grain formation in the capacitor lower electrode TiN film in a subsequent process, that is, under high temperature and low pressure, is used. In addition, the LP-TEOS oxide film is deposited using a TEOS and O 2 gas as a source under a temperature of 650 ~ 750 ℃ and pressure of 0.1 to 1 Torr (Torr).
이어서, 도 5c에 도시된 바와 같이, 포토리쏘그라피 공정에 의해 상기 제 3절연막을 식각하여 상기 제 2절연막 측벽에 잔류되는 제 3절연막 패턴(211)을 형성한다. 그런 다음, 상기 제 3절연막 패턴(211)을 포함한 기판 전면에 화학기상증착 방법에 의해 Ti/제 1TiN막(212)을 형성하고 나서, 상기 결과물에 700∼900℃의 온도에서 열처리(미도시)를 실시한다. 이때, 상기 Ti/제 1TiN막(212)에서, 상기 Ti막은 60∼400Å 두께로 형성하며, 제 1TiN막은 50∼200Å 두께로 형성한다. 또한, 상기 열처리 공정에서, 제 3절연막 패턴(211)의 LP-TEOS 옥사이드막과 상기 Ti/제 1TiN막(212)의 Ti가 서로 반응함으로서 불균일한 Ti실리사이드막(TiSiO/TiSi막)(미도시)이 형성된다.Subsequently, as illustrated in FIG. 5C, the third insulating layer is etched by a photolithography process to form a third insulating layer pattern 211 remaining on sidewalls of the second insulating layer. Then, a Ti / first TiN film 212 is formed on the entire surface of the substrate including the third insulating film pattern 211 by a chemical vapor deposition method, and then heat-treated (not shown) on the resultant at a temperature of 700 to 900 ° C. Is carried out. In this case, in the Ti / first TiN film 212, the Ti film is formed to a thickness of 60 to 400 kPa, and the first TiN film is formed to a thickness of 50 to 200 kPa. Further, in the heat treatment process, a non-uniform Ti silicide film (TiSiO / TiSi film) (not shown) is caused by the LP-TEOS oxide film of the third insulating film pattern 211 and the Ti of the Ti / first TiN film 212 reacting with each other. ) Is formed.
이 후, 상기 열처리 공정이 완료된 기판 전면에 화학기상증착 방법에 의해 제 2TiN막(214)을 형성한다. 상기 제 2TiN막(214)은 650∼750℃ 온도 범위에서 100∼500Å 두께로 형성한다. 이때, 상기 Ti 실리사이드막 중 TiSiO의 Ti-O 성분이 상기 제 2TiN막(214) 표면으로 올라가서 상기 제 2TiN막(214)의 Ti 성분과 서로 반응하여 이상 그레인을 성장시킴으로서, 불균일한 Ti 실리사이드 그레인(214a)이 형성된다.Thereafter, the second TiN film 214 is formed on the entire surface of the substrate where the heat treatment process is completed by chemical vapor deposition. The second TiN film 214 is formed to a thickness of 100 to 500 kPa in the temperature range of 650 ~ 750 ℃. At this time, the Ti-O component of TiSiO in the Ti silicide film rises to the surface of the second TiN film 214 and reacts with the Ti component of the second TiN film 214 to grow abnormal grains, thereby causing non-uniform Ti silicide grains ( 214a) is formed.
이어서, 도 5d에 도시된 바와 같이, 상기 구조에 감광막(230)을 도포하고 나서, 캐패시터 간의 격리를 위해 제 2절연막(208)이 노출되는 시점까지 상기 감광막, 제 2TiN막 및 Ti/제 1TiN막(212)를 식각한다. 이때, 상기 잔류된 제 2TiN막, Ti/제 1TiN막은 캐패시터의 하부 전극(216)이 된다.Subsequently, as shown in FIG. 5D, after the photoresist film 230 is applied to the structure, the photoresist film, the second TiN film, and the Ti / first TiN film are exposed until the second insulating film 208 is exposed for isolation between capacitors. Etch (212). In this case, the remaining second TiN film and the Ti / first TiN film become the lower electrode 216 of the capacitor.
그런 다음, 잔류된 감광막을 제거하고 나서, 도 5f에 도시된 바와 같이, 상기 캐패시터의 하부 전극(216)를 포함한 결과물 상에 유전막(218) 및 상부 전극용 TiN막(220)을 차례로 형성하여 캐패시터 제조를 완료한다.Then, after the remaining photoresist film is removed, the dielectric film 218 and the TiN film 220 for the upper electrode are sequentially formed on the resultant including the lower electrode 216 of the capacitor to form the capacitor. Complete the manufacture.
이상에서와 같이, 본 발명은 캐패시터의 하부 전극 표면에 이상 산화 현상에 의한 불규칙적으로 돌출된 그레인을 형성함으로서, 표면적을 확장시키어 캐패시터의 정전 용량이 증가된 이점이 있다.As described above, the present invention has the advantage that the capacitance of the capacitor is increased by increasing the surface area by forming irregularly protruding grains by the abnormal oxidation phenomenon on the lower electrode surface of the capacitor.
기타, 본 발명은 그 요지를 일탈하지 않는 범위에서 다양하게 변경하여 실시할 수 있다.In addition, this invention can be implemented in various changes within the range which does not deviate from the summary.
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