KR20040023927A - 다상 구조를 이용한 디지털 필터 - Google Patents

Abstract

본 발명은 다상 구조를 이용한 디지털 필터에 관한 것으로 특히, 입력 데이터 속도를 낮추기 위한 데시메이터와 보간을 위한 다상(polyphase) 필터 구조로 구성함으로써 필터 내부 연산 속도를 향상시켜 곱셈기의 수를 줄이고 불필요한 레지스터를 줄여 FPGA의 용량을 감소시킬 수 있도록 함을 목적으로 한다. 이러한 목적의 본 발명은 입력 데이터(input_data)의 수를 1/4로 줄이는 데시메이터(510)와, 각각 필터 계수(c0,c4,c8,...)(c1,c5,c9,...)(c2,c6,c10,...)(c3,c7,c11,...)를 상기 데시메이터(510)에서의 출력 데이터에 곱하여 필터링하는 4개의 다상 필터(polyphase filter)(521~524)와, 상기 다상 필터(521~524)의 출력 데이터를 순차적으로 선택하여 출력시키는 멀티플렉서(530)를 구비하여 구성한다.

Description

다상 구조를 이용한 디지털 필터{DIGTAL FILTER USING POLYPHASE}

본 발명은 이동통신 시스템에 관한 것으로 특히, 디지털 데이터를 필터링하는 과정에서 제기되는 FPGA(Field Programmable Gate Array)의 사용용량을 보다 효율적으로 개선하기 위한 방법에 관한 것이다.

종래의 디지털 필터(FIR)의 연산 구조는 도1의 구성도에 도시된 바와 같이, 지연부(110)와, 곱셈(multiplication)부(120)와, 합산부(130)으로 구성된다.

상기 지연부(110)는 (N-1)개의 지연기가 직렬로 접속되어 필터링하고자 하는 입력 데이터(x(n))를 입력 순서대로 시프트하여 지연하게 된다.

상기 곱셈부(120)는 N개의 곱셈기를 구비하여 N개의 필터 계수(a(i), i=0~(N-1)) 각각을 이에 대응하는 입력 데이터(x(n))와 지연 데이터에 곱셈한다.

상기 합산부(130)는 (N-1)개의 합산기를 구비하여 상기 곱셈부(120)에서 곱셈된 값들을 모두 더하여 최종 필터링된 신호(y(n))를 출력한다.

즉, 도1에 도시된 기본적인 FIR 필터에서는 필터 계수의 개수만큼 지연 시프트된 입력 데이터와 필터 계수 간의 곱셈과 합산 연산에 의해 필터링된 데이터를 얻도록 하는 것이다. 이를 [수학식 1]으로 표현하면 아래와 같다.

또한, 종래의 디지털 필터의 다른 실시예는 도2와 같이 구성된다.

즉, 도2는 데이터 입력 속도와 시스템 클럭 속도의 차를 이용하여 곱셈기의 개수를 줄이기 위한 필터 계수 연산 과정을 도시한 것이다. 여기서, x1은 3.84MHz이다.

램(RAM)(210)은 속도(x2)로 입력되는 데이터(input_data)를 순서적으로 저장하고 시스템 클럭 속도(x64)로 데이터를 출력한다.

롬(ROM)(220)은 저장된 필터 계수를 시스템 클럭 속도(x64)로 출력한다.

곱셈기(250)는 램(210)과 롬(220)에서 출력된 입력 데이터와 계수를 곱셈한다.

카운터(230)는 시스템 클럭 속도(x64)로 0~31의 카운트를 반복 수행하며 이때의 카운트값을 램(210), 롬(220) 및 가산기(260)으로 출력한다.

카운터(240)는 입력 데이터 속도(x2)로 0~63의 카운트를 반복 수행하며 이때의 카운트값을 램(210)으로 출력한다.

누산기(260)는 카운터(230)의 32번의 카운트 동안 곱셈기(250)의 출력 데이터와 귀환 데이터(Add_temp)를 누적 합산하며 32번의 카운트가 확인되면 합산 데이터(Add)를 최종 데이터로 출력한다. 이때, 최종 데이터를 출력함과 아울러 귀환 데이터(Add_temp)를 '0'으로 리셋시킨다.

이와같은 종래 디지털 필터의 다른 실시예에 대한 동작을 설명하면 다음과 같다.

먼저, 속도(x2)로 입력되는 데이터(input_data)가 램(201)에 스택(stack)되고 32번째 이후의 데이터가 들어오게 되면 그 때부터 곱셈기(250)가 롬(202)에 저장되어 있는 계수(31탭 이하)와 연산을 시작하게 된다. 이때, 램(201)에 데이터가 들어오는 속도는 x2이고 나오는 속도는 X64이므로 입력 데이터(input_data)가 한번 바뀔 때마다 곱셈기(205)는 32배 빠른 x64 속도로 계산을 수행하게 된다.

이와같이 32번 계산된 값들은 누산기(260)에서 궤환 라인을 통해 x64 속도로 모두 더해져 x2 속도로 최종 출력된다. 결국, x2 속도의 데이터가 x64의 속도로 계산되어지고 다시 x2의 속도로 출력되는 것이다.

즉, 도2의 종래 디지털 필터는 입력 데이터(input_data) 속도(x2)와 시스템 클럭(x64) 간의 속도 배수 관계(32배)를 이용하여 곱셈기의 개수를 줄이게 된다.

그리고, 도3은 종래의 디지털 필터의 또 다른 실시예의 구성도로서, 롬(ROM)과 램(RAM)을 각각 2개씩 사용하여 구현한 스프릿(split) 구조를 보인 것이다. 여기서, x1은 3.84MHz이다.

램(310a)(310b)은 입력 데이터 속도(x1)로 입력 데이터를 순서적으로 저장하고 시스템 클럭 속도(x24)로 데이터를 출력한다.

카운터(340)는 램(310a)(310b)의 입력 데이터가 들어갈 같은 레지스터 값을 지정하는 카운터 기능을 수행한다.

롬(320a)은 필터 계수의 개수 중에 상위 절반의 계수가 저장되며, 롬(320b)은 필터 계수의 개수 중에 하위 절반의 계수가 저장된다.

카운터(330a)(330b)는 시스템 클럭 속도로 0~23의 카운트를 반복 수행한다.

곱셈기(350a)는 램(310a)과 롬(320a)에서 출력된 입력 데이터와 계수를 곱셈하며, 곱셈기(350b)는 램(310b)과 롬(320b)에서 출력된 입력 데이터와 계수를 곱셈한다.

누산기(360a)는 24번의 카운트 동안 곱셈기(350a)의 출력 데이터와 귀환 데이터(Add1_temp)를 합산하며 24번의 카운트가 확인되면 최종 합산 데이터(Sum1)를 출력한다. 이때, 최종 데이터를 출력함과 아울러 가산값(Add1_temp)을 '0'으로 리셋시킨다.

누산기(360b)는 24번의 카운트 동안 곱셈기(350b)의 출력 데이터와 귀환 데이터(Add2_temp)를 합산하며 24번의 카운트가 확인되면 최종 합산 데이터(Sum2)를 출력한다. 이때, 최종 데이터를 출력함과 아울러 가산 데이터(Add2_temp)을 '0'으로 리셋시킨다.

가산기(370)는 누산기(360a)(360b)에서의 출력 데이터(Sum1)(Sum2)를 합산하여 최종 데이터를 출력한다.

즉, 도3에 도시된 종래의 디지털 필터는 입력 데이터 속도가 x1이며 시스템 클럭이 x24이다. 여기서, 필터 계수의 개수가 40개라고 가정하면 입력 데이터와 시스템 클럭과의 속도차는 24배이므로 입력 데이터가 한번 입력될 때 곱셈기를 2개 사용하여 48번의 곱셈 연산을 수행할 수 있다. 따라서, 40개의 필터 계수의 연산이 가능하게 된다.

그러나, 종래에는 도1의 실시예의 경우 롬과 램을 사용하지 않고 레지스터를 사용하기 때문에 기본적으로 FPGA의 슬라이스를 많이 사용하게 되고 FPGA 내에서 슬라이스를 많이 차지하는 연산인 곱셈 연산이 필터 계수의 개수만큼 사용하게 됨으로 시스템 구현이 복잡하게 되는 문제점이 있다.

그리고, 종래의 도2 및 도3의 실시예의 경우 FPGA에 기본으로 탑재되는 롬과 램을 사용하기 때문에 슬라이스를 많이 줄일 수 있을 뿐만 아니라 곱셈 연산수도 줄일 수 있어 도1의 실시예에서의 문제점을 개선할 수 있지만, 입력 데이터 속도가 빠르면 사용할 수 없다는 문제점이 있다. 이는 FPGA 특성상 곱셈 연산은 70~80MHz이하에서만 수행할 수 있기 때문이다. 따라서, 입력 데이터 속도가 x1 또는 x2인 경우에는 스프릿 구조를 사용하면 슬라이스를 줄일 수 있지만, x3 이상의 속도에서는 오히려 도1의 실시예보다 더 많은 슬라이스를 사용하여야 함으로 이 방법을 사용할 수 없다.

즉, 현재 FPGA의 일부 소자들은 내부적으로 가능 체배가 4배이다. 4배 이상 체배 가능한 기능이 있는 소자가 있지만 현재로서는 다소 불안정하다.

만일, FPGA 입력 클럭이 x8(= 30.72MHz)이면 FPGA 내부적으로는 x32까지 클럭을 생성할 수 있다. 그런데, 상기와 같은 가정 하에서 FPGA 내부적으로 x32까지 생성되어 실제 연산에 사용 가능한 클럭 속도는 x18~x20이다.

따라서, 종래에는 데이터가 x1의 속도로 필터에 입력되어도 필터 계수가 많으면 도3과 같은 스프릿 구조에서 2단이 아니라 3단 이상이 될 수도 있다. 이는 도1의 종래 방법 보다 훨씬 슬라이스를 많이 사용하는 경우가 발생한다는 것이다. 또한, 필터 입력이 x3 이상이면 도2 및 도3과 같은 구성을 사용할 수 없다.

본 발명은 입력 데이터 속도(data rate)가 빠르면 필터 연산에 사용되는 곱셈기의 수를 줄일 수 없다는 종래의 문제점을 개선하기 위하여 입력 데이터 속도를 낮추기 위한 데시메이터와 보간을 위한 다상(polyphase) 필터 구조로 구성함으로써 필터 내부 연산 속도를 향상시켜 곱셈기의 수를 줄이고 불필요한 레지스터를 줄여 FPGA의 용량을 감소시킬 수 있도록 창안한 다상 구조를 이용한 디지털 필터를 제공함에 목적이 있다.

도1은 종래의 디지털 필터의 일실시예를 보인 구성도.

도2는 종래 기술의 다른 실시예를 보인 구성도.

도3은 종래 기술의 또 다른 실시예를 보인 구성도.

도4는 본 발명의 실시예에서 데시메이션 조건을 보인 파형도.

도5는 본 발명의 실시예에서 디지털 필터의 구성도.

도6은 도5에서 다상 필터의 구조를 보인 예시도.

도7은 도5에서 멀티플렉서의 출력 타이밍도.

* 도면의 주요부분에 대한 부호 설명 *

510 : 데시메이터(decimator)521~524 : 다상 필터

530 : 멀티플렉서

본 발명은 상기의 목적을 달성하기 위하여 입력 데이터를 데시메이션하는 데시메이터(decimator)와, 전체 필터 계수를 분할하여 각기 탑재하고 상기 데시메이터의 출력 데이터를 필터링하는 복수의 다상 필터와, 이 복수의 다상 필터의 출력 데이터를 순차적으로 출력시키는 다중화기를 구비하여 구성함을 특징으로 한다.

이하, 본 발명을 도면에 의거 상세히 설명하면 다음과 같다.

도5는 본 발명의 실시예를 위한 장치의 블럭도로서 이에 도시한 바와 같이, 입력 데이터(input_data)의 수를 1/4로 줄이는 데시메이터(510)와, 각각 필터 계수(c0,c4,c8,...)(c1,c5,c9,...)(c2,c6,c10,...)(c3,c7,c11,...)를 상기 데시메이터(510)에서의 출력 데이터에 곱하여 필터링하는 4개의 다상 필터(polyphase filter)(521~524)와, 상기 다상 필터(521~524)의 출력 데이터를 순차적으로 선택하여 출력시키는 멀티플렉서(530)로 구성한다.

이와같이 구성한 본 발명의 실시예에 대한 동작 및 작용 효과를 설명하면 다음과 같다.

본 발명의 실시예에서 필터 계수(c)는 60개이고 x1은 3.84MHz라고 가정한다.

우선, 본 발명의 실시예에서 데시메이션(decimation)은 샘플링 이론에 근거하여 아래 [수학식 2]의 조건을 만족하는 데이터에 대해 적용한다.

여기서, BW는 대역폭(bandwidth), D는 데시메이션 인자(decimation factor),는 오프셋 주파수,는 샘플링 주파수(sampling frequency)이다. 상기 오프셋 주파수()은 컷오프 주파수()와 샘플링 주파수()의 차값의 절대값으로 표현된다.

따라서, 데시메이터(510)는 입력 데이터(input_data)를 x4(=15.36MHz)에서 x1로 낮춘다. 즉, 데시메이터(510)는 샘플링 이론에 근거하여 상기 [수학식 2]의 조건에 맞추어 데시메이션을 수행하며 여기서, 데시메이션 인자(D)는 '4'이다.

다상 필터(polyphase filter)(521~524)는 일반 필터에 탑재되는 필터 계수가 (c0,c4,c8,...)(c1,c5,c9,...)(c2,c6,c10,...)(c3,c7,c11,...)로 분할되어 각기 탑재되며 데시메이터(510)로부터 x1의 속도로 출력되는 데이터를 x16의 속도로 필터링하여 x1의 속도로 출력하게 된다.

이에 따라, 멀티플렉서(530)는 x1로 입력되는 필터링 데이터(F1,F2,F3,F4)를 x4의 속도에 맞추어 도7의 타이밍도와 같이 순차적으로 출력하게 된다.

그런데, 상기 다상 필터(521~524)는 원래 필터에서 보간(interpolation)을 고려한 필터로서, 도6에 도시한 바와 같이, 램(610), 롬(620), 카운터(630)(640), 곱셈기(650) 및 누산기(660)를 구비하여 구성하며, 이의 동작을 설명하면 다음과 같다.

상기 램(610)은 데시메이터(510)에서 x1의 속도로 입력되는 데이터를 순서적으로 저장하고 시스템 클럭 속도(x16)로 데이터를 출력한다. 본 발명의 실시예에서는 4개의 다상 필터(521~524)를 구비함으로 필터 계수(c)의 수가 4배 줄어 종래 방법보다 약 4배 작은 크기의 램을 사용한다.

상기 롬(620)은 상기에서 필터 계수를 60개라고 가정하였으므로 전체 60개의 필터 계수중 15개가 저장되어 있다.

상기 카운터(640)는 상기 램(610)으로 입력 데이터가 들어갈 어드레스를 지정하는 기능을 수행하며 필터 계수의 수가 4배 줄어 종래 보다 카운트하는 값이 작다.

상기 카운터(630)는 x16의 속도로 카운트값을 발생시켜 램(610)과 롬(620)의 출력 데이터의 어드레스를 지정한다.

상기 곱셈기(650)는 램(610)에서 출력되는 데이터와 롬(620)에서 출력되는 필터 계수(c)를 곱셈한다.

상기 누산기(660)는 카운터(630)의 카운트 동작 동안 곱셈기(650)에서 나오는 출력을 16번 누산(accumulate)하며, 16번의 카운트가 확인되면 최종 합산 데이터를 출력함과 아울러 합산 데이터값을 '0'으로 리셋시킨다.

한편, 본 발명은 데시메이션(decimation) 처리 속도를 x4에서 x1 또는 x2로도 변경 가능하고 또한, 4개의 다상 필터 구성을 2개의 다상 필터로도 구성 가능하다. 즉, 데시메이션 인자(D)가 '4'가 되지 않으면 슬라이스를 줄이기 위해 '2'로 적용할 수 있다. 이는 데시메이션 조건과 필터계수의 개수와 사용 가능한 내부 최대 클럭에 의존한다는 것을 의미한다.

그리고, 본 발명은 롬(620)에 들어 있는 필터 계수가 15개라고 가정할 때 램(610)의 깊이(depth)는 16개 이상의 크기이면 된다. 하지만, 램(610)의 깊이를여유를 두어 '20'으로 한다면 카운터(630)의 카운트 횟수도 '20'이 되어야 한다.

상기에서 상세히 설명한 바와 같이 본 발명은 종래의 FPGA를 이용한 필터링 연산 기술이 입력 데이터 속도와 시스템 클럭 속도의 차보다 필터 계수의 개수가 적거나 많을 때 필터 입력 데이터 속도가 빠르면 도2 및 도3과 구조가 도1의 구조보다 많은 슬라이스를 차지하기 때문에 도2 및 도3과 같은 방법을 사용할 수 없다는 문제점을 개선하기 위하여 데시메이션 방법과 다상 필터를 사용함으로써 FPGA 슬라이스를 줄일 뿐만 아니라 램 크기를 줄일 수 있는 효과가 있다.

Claims (5)

1. 입력 데이터를 데시메이션하는 데시메이터(decimator)와,

   전체 필터 계수를 분할하여 각기 탑재하고 상기 데시메이터의 출력 데이터를 필터링하는 복수의 다상 필터와,

   이 복수의 다상 필터의 출력 데이터를 순차적으로 출력시키는 다중화기를 구비하여 구성함을 특징으로 하는 다상 구조를 이용한 디지털 필터.
2. 제1항에 있어서, 데시메이터는

   아래 [수학식]의 조건에 맞추어 연산을 수행하도록 구성함을 특징으로 하는 다상 구조를 이용한 디지털 필터.

   여기서, BW는 대역폭(bandwidth), D는 데시메이션 인자(decimation factor),는 오프셋 주파수,는 샘플링 주파수(sampling frequency)이다. 상기 오프셋 주파수()은 컷오프 주파수()와 샘플링 주파수()의 차값의 절대값으로 표현된다.
3. 제1항에 있어서, 복수의 다상 필터는

   데시메이션 조건, 필터 계수의 개수 및 내부 최대 클럭에 의해 그 갯수가 결정되는 것을 특징으로 하는 다상 구조를 이용한 디지털 필터.
4. 제1항에 있어서, 복수의 다상 필터는

   데시메이터에서 입력되는 데이터를 순서적으로 저장하여 시스템 클럭 속도로 출력하는 램(RAM)과,

   이 램(RAM)에 데이터가 입력될 어드레스를 지정하는 제1 카운터와,

   전체 필터 계수 중 일부 필터 계수를 저장하는 롬(ROM)과,

   상기 램(RAM)과 롬(ROM)의 출력 데이터의 어드레스를 지정하는 제2 카운터와,

   상기 램(RAM)에서 출력되는 데이터와 롬(ROM)에서 출력되는 필터 계수를 곱셈하는 곱셈기와,

   상기 제2 카운터의 카운트 동작 동안 상기 곱셈기에서의 출력 데이터를 누산(accumulate)하여 출력하는 누산기를 각기 구비하여 구성함을 특징으로 하는 다상 구조를 이용한 디지털 필터.
5. 제4항에 있어서, 필터 계수는

   전체 필터 계수 중 각각의 다상 필터에 대응하여 분할된 필터 계수임을 특징으로 하는 다상 구조를 이용한 디지털 필터.