KR20040019871A - Semiconductor wafers having asymmetric edge profiles and methods of forming same - Google Patents

Semiconductor wafers having asymmetric edge profiles and methods of forming same Download PDF

Info

Publication number
KR20040019871A
KR20040019871A KR1020030038320A KR20030038320A KR20040019871A KR 20040019871 A KR20040019871 A KR 20040019871A KR 1020030038320 A KR1020030038320 A KR 1020030038320A KR 20030038320 A KR20030038320 A KR 20030038320A KR 20040019871 A KR20040019871 A KR 20040019871A
Authority
KR
South Korea
Prior art keywords
semiconductor wafer
edge profile
wafer
semiconductor
angle
Prior art date
Application number
KR1020030038320A
Other languages
Korean (ko)
Other versions
KR100518582B1 (en
Inventor
김기정
김우석
전상문
허태열
Original Assignee
삼성전자주식회사
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 삼성전자주식회사 filed Critical 삼성전자주식회사
Publication of KR20040019871A publication Critical patent/KR20040019871A/en
Application granted granted Critical
Publication of KR100518582B1 publication Critical patent/KR100518582B1/en

Links

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02002—Preparing wafers
    • H01L21/02005—Preparing bulk and homogeneous wafers
    • H01L21/02008—Multistep processes
    • H01L21/0201—Specific process step
    • H01L21/02021—Edge treatment, chamfering
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02002—Preparing wafers
    • H01L21/02005—Preparing bulk and homogeneous wafers
    • H01L21/02008—Multistep processes
    • H01L21/0201—Specific process step
    • H01L21/02024—Mirror polishing
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02041—Cleaning
    • H01L21/02043—Cleaning before device manufacture, i.e. Begin-Of-Line process
    • H01L21/02052—Wet cleaning only

Landscapes

  • Engineering & Computer Science (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Manufacturing & Machinery (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Mechanical Treatment Of Semiconductor (AREA)

Abstract

PURPOSE: A semiconductor wafer having an asymmetrical edge profile and a manufacturing method thereof are provided to be capable of reducing the influence of process failure generated due to the residues of a wafer edge. CONSTITUTION: A semiconductor wafer has an asymmetrical edge profile between an inner edge profile(EPin) and an outer edge profile(EPout). At this time, the semiconductor wafer has several equations of 'A1 =R(1 -cosΦ1)', 'A2 =R(1 -sinα) +(t -RsinΦ1 -Rcosα)cotα', 'B1 =RsinΦ1', and 'B2 =t -RsinΦ1'. At the time, the 't' means the thickness of the semiconductor wafer, the 'Φ1' means an angle of 30-85 degrees, the 'R' means the radius of arc for defining the inner edge profile at the cross point with the upper surface of the semiconductor wafer, and the 'α' means an acute angle between the tangent line of the arc at the predetermined point of the outer edge profile and the back side of the semiconductor wafer.

Description

비대칭적 에지 프로파일을 가진 반도체 웨이퍼 및 그 제조방법 {Semiconductor wafers having asymmetric edge profiles and methods of forming same}Semiconductor wafers having asymmetric edge profiles and methods of forming same}

본 발명은 반도체 웨이퍼 제조방법에 관한 것으로서, 특히 대량 생산 공정에 있어서 반도체 웨이퍼를 기판으로 사용하는 반도체 소자 제조방법에 관한 것이다.BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a semiconductor wafer manufacturing method, and more particularly, to a semiconductor device manufacturing method using a semiconductor wafer as a substrate in a mass production process.

통상의 반도체 소자 제조방법은 반도체 웨이퍼 상에 박막을 증착하기 위한 반복적인 단계를 흔히 포함한다. 어떤 경우에 있어서는, 통상적인 식각 기술을 이용하여 하나 이상의 이러한 박막을 제거한다. 이러한 식각 기술은 이전에 증착된 박막(들)을 제거하기 위해 식각 단계 동안에 플라즈마를 사용하는 방법을 포함할 수 있다. 플라즈마 식각율이 박막과 플라즈마 소오스와의 거리에 비례할 것이므로, 일반적으로 박막과 플라즈마 소오스간의 거리가 박막이 증착되어 있는 전체 웨이퍼에 걸쳐 균일하면 유리하다. 통상, 이러한 균일한 거리는 균일한 식각율을 보장하고 식각 단계 종료 이후에 남아있는 잔여 박막량을 최소화함으로써 식각 기술을 향상시킨다. 불행하게도, 에지의 프로파일이 웨이퍼의 상면과 식각 소오스간의 거리를 현저하게 변화시킨다면, 식각 단계 끝에, 또는 일련의 식각 단계를 마친 후에 존재하는 잔여 막질의 부피는 웨이퍼의 에지 부근에서 상당한 양이 될 수 있다. 웨이퍼 둘레에 이렇게 잔여 막질이 "퇴적(build-up)"되면, 후속 공정 단계가 잔여 박막으로부터 박막의 입자를 웨이퍼 상면의 다른 부위에 전달할 경우, 웨이퍼 수율을 감소시키는 결과를 초래할 수 있다. 예를 들어, 웨이퍼의 상면과 저면을 횡방향으로 가로질러 세정액을 통과시키는 세정 단계는 퇴적된 잔여물로부터 입자를 분리하여 이러한 입자를 웨이퍼의 활성 영역에 재부착시킬 수 있다. 기술분야의 숙련된 자에게 이해될 수 있듯이, 이렇게 재부착된 입자는 반도체 소자 제조 공정의 끝부분에 가서 웨이퍼로부터 절단되는 집적회로 다이 상에 실질적인 결함으로 작용할 수 있다. 이러한 결함은 신뢰성 테스트 동안에 그 다이를 불량으로 판명하여 폐기하게 하는 원인이 된다.Conventional semiconductor device fabrication methods often involve repeated steps for depositing a thin film on a semiconductor wafer. In some cases, one or more such thin films are removed using conventional etching techniques. Such etching techniques may include a method of using plasma during the etching step to remove previously deposited thin film (s). Since the plasma etch rate will be proportional to the distance between the thin film and the plasma source, it is generally advantageous if the distance between the thin film and the plasma source is uniform over the entire wafer on which the thin film is deposited. Typically, this uniform distance improves the etching technique by ensuring a uniform etching rate and minimizing the amount of remaining thin film remaining after the end of the etching step. Unfortunately, if the profile of the edge significantly changes the distance between the top surface of the wafer and the etching source, the volume of residual film present at the end of the etching step or after a series of etching steps may be significant in the vicinity of the edge of the wafer. have. This residual film quality "build-up" around the wafer may result in reduced wafer yield if subsequent processing steps deliver the particles of the thin film from the remaining thin film to other areas of the wafer top surface. For example, the cleaning step of passing the cleaning liquid transversely across the top and bottom of the wafer may separate the particles from the deposited residue and reattach these particles to the active region of the wafer. As will be appreciated by those skilled in the art, such reattached particles can act as substantial defects on integrated circuit dies that are cut off from the wafer at the end of the semiconductor device manufacturing process. These defects cause the die to be found defective and discarded during the reliability test.

비대칭적인 에지 프로파일을 가지는 반도체 웨이퍼를 제조하기 위하여 종래기술이 발전되어 왔다. 예를 들어 미합중국특허 제4,630,093호는 웨이퍼의 가운데 면에 대하여 비대칭적 주변 에지를 가진 웨이퍼를 개시한다. 이러한 비대칭적 주변 에지는 반도체 웨이퍼의 앞면과 뒷면을 표시하기 위해서 이용된다. 특히, '093 특허의 도 2는 반원 모양의 주변 에지를 가지는 웨이퍼를 도시한다. 반원의 곡률 반경은 두께 방향으로 변화된다. 미합중국특허 제5,021,862호, 제5,045,505호 및 제5,110,764호도 비대칭적 에지 프로파일을 가지는 반도체 웨이퍼를 개시한다. 이러한 에지 프로파일은 웨이퍼의 앞면과 뒷면 원주 에지를 따라 형성된 비스듬한(beveled) 부위를 가진다. 이 원주 에지는 웨이퍼를 취급하는 동안 치핑을 방지한다고 기재되어 있다. 미합중국특허 제5,225,235호, 제5,230,747호 및 제5,279,992호도 웨이퍼 치핑을 방지하는 데에 활용되는 곡선 에지 및/또는 모서리를 둥글린(chamfered) 에지를 가진 웨이퍼를 개시한다.Prior art has been developed to fabricate semiconductor wafers having asymmetric edge profiles. For example, US Pat. No. 4,630,093 discloses a wafer having a peripheral edge that is asymmetrical with respect to the middle face of the wafer. These asymmetrical peripheral edges are used to mark the front and back sides of the semiconductor wafer. In particular, FIG. 2 of the '093 patent shows a wafer having semicircular peripheral edges. The radius of curvature of the semicircle changes in the thickness direction. US Pat. Nos. 5,021,862, 5,045,505 and 5,110,764 also disclose semiconductor wafers having an asymmetric edge profile. This edge profile has a beveled portion formed along the front and back circumferential edges of the wafer. This circumferential edge is described as preventing chipping during handling of the wafer. US Pat. Nos. 5,225,235, 5,230,747 and 5,279,992 also disclose wafers with curved and / or chamfered edges utilized to prevent wafer chipping.

반도체 웨이퍼 공정에서의 발전과 비대칭적 에지 프로파일을 가진 반도체 웨이퍼의 사용에도 불구하고, 웨이퍼 에지 상의 잔여물 형성으로부터 발생되는 공정 결함에 덜 영향받는 웨이퍼를 초래하는 반도체 웨이퍼 제조방법에 대한 요구가 지속되고 있다.Despite advances in semiconductor wafer processing and the use of semiconductor wafers with asymmetric edge profiles, there is a continuing need for semiconductor wafer manufacturing methods that result in wafers that are less susceptible to process defects resulting from residue formation on the wafer edges. have.

본 발명이 이루고자 하는 기술적 과제는 웨이퍼 에지 상의 잔여물 형성으로부터 발생되는 공정 결함에 덜 영향받는 웨이퍼 및 그 제조방법을 제공하는 데 있다.It is an object of the present invention to provide a wafer and a method of manufacturing the same, which are less susceptible to process defects resulting from residue formation on the wafer edge.

도 1은 본 발명의 제1 실시예에 따라 비대칭적 주변 에지를 가지는 반도체 웨이퍼의 종단면도이다.1 is a longitudinal cross-sectional view of a semiconductor wafer having an asymmetrical peripheral edge in accordance with a first embodiment of the present invention.

도 2는 본 발명의 제2 실시예에 따라 비대칭적 주변 에지를 가지는 반도체 웨이퍼의 종단면도이다.2 is a longitudinal cross-sectional view of a semiconductor wafer having an asymmetrical peripheral edge in accordance with a second embodiment of the present invention.

도 3a는 종래기술에 따라 대칭적 주변 에지를 가지는 반도체 웨이퍼의 일부에 대한 종단면도이다.3A is a longitudinal cross-sectional view of a portion of a semiconductor wafer having symmetrical peripheral edges in accordance with the prior art.

도 3b는 종래기술에 따라 대칭적 주변 에지를 가지는 반도체 웨이퍼의 일부에 대한 종단면도이다.3B is a longitudinal cross-sectional view of a portion of a semiconductor wafer having symmetrical peripheral edges in accordance with the prior art.

도 4a는 세정 또는 린싱 동안에 도 3a의 웨이퍼의 주변 에지 위로 통과되는 유체 흐름의 모식도이다.4A is a schematic of the fluid flow passed over the peripheral edge of the wafer of FIG. 3A during cleaning or rinsing.

도 4b는 세정 또는 린싱 동안에 도 3b의 웨이퍼의 주변 에지 위로 통과되는 유체 흐름의 모식도이다.4B is a schematic of the fluid flow passed over the peripheral edge of the wafer of FIG. 3B during cleaning or rinsing.

도 4c는 세정 또는 린싱 동안에 도 2의 웨이퍼의 주변 에지 위로 통과되는 유체 흐름의 모식도이다.4C is a schematic of the fluid flow passed over the peripheral edge of the wafer of FIG. 2 during cleaning or rinsing.

본 발명의 실시예들에 따른 반도체 웨이퍼는 높은 수율의 반도체 소자 공정을 가능케 하기 위해 비대칭적 에지 프로파일(edge profile : EP)을 활용한다. 이러한 에지 프로파일은 반도체 웨이퍼 외주면 부근에 형성될 수 있는 잔여 막질의 부피를 감소시키도록 구성된다. 이러한 에지 프로파일은 또한 반도체 공정 단계 동안에 잔여 입자의 재부착을 억제할 수 있도록 구성된다. 이러한 단계는 카트리지에 담겨 세정 또는 린싱 용액 안에 잠기는 웨이퍼 또는 웨이퍼 배치를 가로질러 세정 또는 린싱 용액이 통과되는 단계를 포함할 수 있는 표면 세정 또는 린싱 단계를 포함할 수 있다.The semiconductor wafer according to embodiments of the present invention utilizes an asymmetric edge profile (EP) to enable high yield semiconductor device processing. This edge profile is configured to reduce the volume of residual film quality that may be formed near the semiconductor wafer outer circumferential surface. This edge profile is also configured to be able to suppress redeposition of residual particles during the semiconductor processing step. This step may include a surface cleaning or rinsing step that may include passing the cleaning or rinsing solution across the wafer or wafer batch that is contained in the cartridge and submerged in the cleaning or rinsing solution.

본 발명에 따른 몇 가지 실시예들은 도 2에 도시된 것처럼, 내부 에지 프로파일(EP2in)과 외부 에지 프로파일(EP2out) 사이에서 신장하는 비대칭적 에지 프로파일(EP2)을 가지는 반도체 웨이퍼를 포함할 수 있다. 도 2에서, 참조 문자 "t"는 반도체 웨이퍼의 두께이고, 각도 Φ1은 약 30°- 약 85°사이의 각도, 보다 정확하게는 약 60°- 약 75°사이의 각도를 가리킨다. 각도 Φ2는 Φ1보다는 크고 약 85°,보다 정확하게는 약 75°보다는 작다. 대신에, 각도 Φ2와 Φ1은 도 1에 도시된 것과 같이 서로 동일할 수 있다. 참조 문자 "R"은 반도체 웨이퍼의 상면과의 교차점에서 EP2in을 정의하는 아크의 반경이다. 각도 α는 EP2out상의 점에서의 상기 아크의 접선과 상기 반도체 웨이퍼의 저면이 이루는 예각이다. 네 개의 치수 매개변수(dimensional parameter)가 다음 관계식들에 따라 정해질 수 있다.Some embodiments according to the present invention may include a semiconductor wafer having an asymmetric edge profile EP2 extending between an inner edge profile EP2 in and an outer edge profile EP2 out , as shown in FIG. 2. have. In FIG. 2, the reference letter “t” is the thickness of the semiconductor wafer, and the angle Φ 1 indicates an angle between about 30 ° to about 85 °, more precisely between about 60 ° to about 75 °. The angle Φ 2 is greater than Φ 1 and less than about 85 °, more precisely less than about 75 °. Instead, the angles Φ 2 and Φ 1 may be the same as shown in FIG. 1. The reference letter "R" is the radius of the arc defining EP2 in at the intersection with the top surface of the semiconductor wafer. The angle α is an acute angle formed between the tangent of the arc at the point on EP2 out and the bottom surface of the semiconductor wafer. Four dimensional parameters can be determined according to the following relations.

A1=R(1-cosΦ1); A2=R(1-sinα)+(B2-Rcosα)cotα; B1=RsinΦ1; 및 B2=t-RsinΦ1. 도 2에 도시된 것처럼, 웨이퍼의 주변 에지에 형성될 수 있는 잔여 막질의 부피를 줄이기 위하여 치수 매개변수 A1은 웨이퍼의 두께에 비하여 작게 유지된다.A 1 = R (1-cosΦ 1 ); A 2 = R (1-sinα) + (B 2 -Rcosα) cotα; B 1 = RsinΦ 1 ; And B 2 = t-RsinΦ 1 . As shown in FIG. 2, the dimension parameter A 1 is kept small compared to the thickness of the wafer in order to reduce the volume of residual film quality that may be formed at the peripheral edge of the wafer.

뿐만 아니라, 에지 프로파일 EP2out의 윤곽은 웨이퍼가 횡방향으로 가해지는 용액(예를 들어 세정, 린싱 용액)에 노출되었을 때 웨이퍼의 상면 부근에 소용돌이(vortex) 형성을 촉진한다. 이 소용돌이는 세정이나 린싱 동안에 잔여 입자가 상면에 부착되는 것을 방지하여 생산 수율을 증대시킨다.In addition, the contour of the edge profile EP2 out facilitates the formation of vortex near the top surface of the wafer when the wafer is exposed to a transversely applied solution (eg cleaning, rinsing solution). This vortex prevents residual particles from adhering to the top surface during cleaning or rinsing, thus increasing production yield.

본 발명의 다른 실시예들은 반도체 잉곳을 상면과 저면을 가지는 적어도 하나의 반도체 웨이퍼로 절단하는 단계와(slicing), 도 1에 도시된 것처럼 내부 에지 프로파일(EPin)과 외부 에지 프로파일(EPout) 사이에서 신장하는 비대칭적 에지 프로파일(EP)을 정의하기 위해, 상기 적어도 하나의 반도체 웨이퍼의 주변 에지를 갈아내는 단계(grinding)를 포함한다. 그런 다음, 도 1의 에지 프로파일(EP)을 도 2의 에지 프로파일(EP2)로 변환하기 위해 연마하는 단계(polishing)를 수행할 수 있다.대신에, 주변 에지를 갈아내는 단계가 도 2에 도시된 에지 프로파일을 곧바로 초래할 수 있다.Other embodiments of the present invention comprise the steps of cutting a semiconductor ingot into at least one semiconductor wafer having a top and a bottom surface, the inner edge profile EP in and the outer edge profile EP out as shown in FIG. 1. Grinding a peripheral edge of the at least one semiconductor wafer to define an asymmetric edge profile (EP) extending therebetween. Polishing may then be performed to convert the edge profile EP of FIG. 1 to the edge profile EP2 of FIG. 2. Instead, grinding the peripheral edge is shown in FIG. This can result in a straight edge profile.

이하 본 발명의 바람직한 실시예들이 도시된 첨부 도면을 참조하여 본 발명을 설명한다. 그러나 본 발명은 이하에서 개시되는 실시예들에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 것이며, 단지 본 실시예들은 본 발명의 개시가 완전하도록 하며, 통상의 지식을 가진 자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이다.The invention will now be described with reference to the accompanying drawings, in which preferred embodiments of the invention are shown. However, the present invention is not limited to the embodiments disclosed below, but may be implemented in various forms, and only the embodiments make the disclosure of the present invention complete, and the scope of the invention to those skilled in the art. It is provided for complete information.

도 1 및 도 2를 참조하면, 본 발명의 실시예들에 따른 반도체 웨이퍼들의 종단면들이 도시되어 있다. 이러한 웨이퍼는 상하 비대칭적인 에지 프로파일(EP)을 가진다. 도 1에서, 웨이퍼의 에지 프로파일(EP)은 곡선 EPin으로 도시된 내부 에지 프로파일과 곡선 EPout으로 도시된 외부 에지 프로파일 사이에서 신장한다. 도시된 바와 같이, 곡선 EPin과 EPout은 도 1의 웨이퍼의 상면 부근에서 중첩된다. 그러나 EPin과 EPout중 도 1의 웨이퍼의 저면에 가까운 직선 부분은 예를 들어 전체적으로 직선이거나 곡선(예컨대 구분적(piecewise) 곡선)일 수 있는 저면 에지 프로파일의 가능한 최내곽 및 최외곽 범위를 정의한다. 이러한 범위는 도 1 및 도 2에서 어두운 부분으로 처리되어 있다. 참조 문자 "t"는 반도체 웨이퍼의 두께이고, 각도 Φ1은 약 30°- 약 85°사이의 각도, 보다 정확하게는 약 60°- 약 75°사이의 각도를 가리킨다. 각도 Φ2는 Φ1보다는 크고 약 85°, 보다 정확하게는 약 75°보다는 작다. 대신에, 각도 Φ2와 Φ1은 도 1에 도시된 것과 같이 서로 동일할 수 있다. 참조 문자 "R"은 반도체 웨이퍼의 상면과의 교차점에서 도 1의 EPin(도 2의 EP2in)을 정의하는 아크의 반경이다. 각도 α는 도 1의 외부 에지 프로파일 EP 또는 도 2의 EP2out상의 점에서의 상기 아크의 접선과 상기 반도체 웨이퍼의 저면이 이루는 예각이다. 네 개의 치수 매개변수가 다음 관계식에 따라 특정될 수 있다. A1=R(1-cosΦ1); A2=R(1-sinα)+(B2-Rcosα)cotα; B1=RsinΦ1; 및 B2=t-RsinΦ1. 도 1 및 도 2에 도시된 것처럼, 웨이퍼의 주변에 형성될 수 있는 잔여 막질의 부피를 줄이기 위하여 치수 매개변수 A1은 웨이퍼의 두께에 비하여 작게 유지된다. 어떤 실시예에 있어서는, 웨이퍼 두께 t의 범위는 약 625㎛ - 약 825㎛이고 아크 반경 R의 범위는 약 0.23t - 약 0.5t이다. 어떤 실시예에 있어서는, 치수 A2는 A1보다 약 2배 크다.1 and 2, longitudinal cross-sections of semiconductor wafers in accordance with embodiments of the present invention are shown. This wafer has an up and down asymmetric edge profile (EP). In FIG. 1, the edge profile EP of the wafer extends between the inner edge profile shown by the curve EP in and the outer edge profile shown by the curve EP out . As shown, the curves EP in and EP out overlap near the top surface of the wafer of FIG. 1. However, the straight portion close to the bottom of the wafer of FIG. 1 of EP in and EP out defines the possible innermost and outermost ranges of the bottom edge profile, which can be, for example, generally straight or curved (eg, piecewise curves). do. This range is treated with dark areas in FIGS. 1 and 2. The reference letter “t” is the thickness of the semiconductor wafer, and the angle Φ 1 indicates an angle between about 30 ° to about 85 °, more precisely between about 60 ° to about 75 °. The angle Φ 2 is greater than Φ 1 and less than about 85 °, more precisely less than about 75 °. Instead, the angles Φ 2 and Φ 1 may be the same as shown in FIG. 1. The reference letter "R" is the radius of the arc that defines EP in of FIG. 1 (EP2 in in FIG. 2) at the intersection with the upper surface of the semiconductor wafer. The angle α is an acute angle formed by the tangent of the arc at the point on the outer edge profile EP of FIG. 1 or EP2 out of FIG. 2 and the bottom surface of the semiconductor wafer. Four dimensional parameters can be specified according to the following relationship. A 1 = R (1-cosΦ 1 ); A 2 = R (1-sinα) + (B 2 -Rcosα) cotα; B 1 = RsinΦ 1 ; And B 2 = t-RsinΦ 1 . As shown in Figs. 1 and 2, the dimension parameter A 1 is kept small compared to the thickness of the wafer in order to reduce the volume of residual film quality that may be formed around the wafer. In some embodiments, the wafer thickness t ranges from about 625 μm to about 825 μm and the arc radius R ranges from about 0.23 to about 0.5t. In some embodiments, dimension A 2 is about two times larger than A 1 .

본 발명의 바람직한 견지에서, 도 1의 에지 프로파일 EPout과 도 2의 EP2out의 윤곽은 반도체 소자 제조 공정 중에 웨이퍼가 횡방향으로 가해지는 용액(예를 들어 세정, 린싱 용액)에 노출되었을 때 웨이퍼의 상면 부근에 소용돌이 형성을 촉진한다. 이 소용돌이는 세정이나 린싱 동안에 잔여 입자가 상면에 부착되는 것을 방지하는 장벽(barrier)을 형성하여 생산 수율을 증대시킨다.In a preferred aspect of the present invention, the contours of the edge profile EP out of FIG. 1 and EP2 out of FIG. 2 show that the wafer is exposed to a transversely applied solution (eg cleaning, rinsing solution) during the semiconductor device fabrication process. Promote the formation of vortex near the top of the surface. This vortex forms a barrier to prevent residual particles from adhering to the top surface during cleaning or rinsing, thereby increasing production yield.

공정 동안에 소용돌이가 형성되는 것은 도 4c로부터 가장 잘 이해될 수 있는데, 여기서 "웨이퍼 C"라는 표기는 도 2에 도시된 에지 프로파일을 가진 웨이퍼에해당된다. 특히, 도 4c는 세정 또는 린싱 동안에 도 2의 웨이퍼의 주변 에지 위로 통과되는 유체 흐름의 모식도이다. 반면에, 도 4a와 도 4b는 세정 또는 린싱 동안에 도 3a의 웨이퍼(웨이퍼 A)와 도 3b의 웨이퍼(웨이퍼 B)의 주변 에지 위로 통과되는 유체 흐름의 모식도들이다. 도 4a와 도 4b에서의 이러한 유체 흐름은 보호 기능을 하는 소용돌이가 없음을 보여준다. 도 3a와 도 3b의 일반적인 웨이퍼들은 A1=A2이고 B1=B2인 상하 대칭적 에지 프로파일들을 가진다.Vortex formation during the process can be best understood from FIG. 4C, where the notation “wafer C” corresponds to a wafer with the edge profile shown in FIG. 2. In particular, FIG. 4C is a schematic of the fluid flow passed over the peripheral edge of the wafer of FIG. 2 during cleaning or rinsing. 4A and 4B, on the other hand, are schematic diagrams of fluid flow passed over the peripheral edges of the wafer (wafer A) of FIG. 3A and the wafer (wafer B) of FIG. 3B during cleaning or rinsing. This fluid flow in FIGS. 4A and 4B shows no vortex acting as a protective function. The typical wafers of FIGS. 3A and 3B have top and bottom symmetric edge profiles with A 1 = A 2 and B 1 = B 2 .

본 발명의 다른 실시예들은 반도체 잉곳을 상면과 저면을 가지는 적어도 하나의 반도체 웨이퍼로 절단하는 단계와, 도 1에 도시된 것처럼 내부 에지 프로파일(EPin)과 외부 에지 프로파일(EPout) 사이에서 신장하는 비대칭적 에지 프로파일(EP)을 정의하기 위해, 상기 적어도 하나의 반도체 웨이퍼의 주변 에지를 갈아내는 단계를 포함한다. 그런 다음, 도 1의 에지 프로파일(EP)을 도 2의 에지 프로파일(EP2)로 변환하기 위해 연마하는 단계를 수행할 수 있다. 대신에, 주변 에지를 갈아내는 단계가 도 2에 도시된 에지 프로파일을 곧바로 초래할 수 있다.Other embodiments of the present invention include cutting a semiconductor ingot into at least one semiconductor wafer having a top surface and a bottom surface, and extending between an inner edge profile EP in and an outer edge profile EP out as shown in FIG. 1. Grinding a peripheral edge of the at least one semiconductor wafer to define an asymmetric edge profile (EP). Then, polishing may be performed to convert the edge profile EP of FIG. 1 to the edge profile EP2 of FIG. 2. Instead, grinding the peripheral edge can immediately result in the edge profile shown in FIG. 2.

이상, 본 발명을 바람직한 실시예들을 들어 상세하게 설명하였으나, 본 발명은 상기 실시예들에 한정되지 않으며, 본 발명의 기술적 사상 내에서 당 분야에서 통상의 지식을 가진 자에 의하여 여러 가지 많은 변형이 가능함은 명백하다.As mentioned above, the present invention has been described in detail with reference to preferred embodiments, but the present invention is not limited to the above embodiments, and various modifications may be made by those skilled in the art within the technical idea of the present invention. It is obvious.

상술한 바와 같이, 본 발명에 따른 상하 비대칭적 에지 프로파일을 이용한 반도체 웨이퍼는 외주면 부근에 형성될 수 있는 잔여 막질의 부피를 감소시킬 수있다. 또한, 반도체 공정 단계 동안에 잔여 입자의 재부착을 억제할 수 있다. 이로써, 반도체 소자 공정의 수율 증대를 가능케 한다.As described above, the semiconductor wafer using the vertical asymmetrical edge profile according to the present invention can reduce the volume of residual film quality that can be formed near the outer circumferential surface. It is also possible to suppress reattachment of residual particles during the semiconductor processing step. This makes it possible to increase the yield of the semiconductor device process.

Claims (20)

도 1에 도시된 것처럼, 내부 에지 프로파일(EPin)과 외부 에지 프로파일(EPout) 사이에서 신장하는 비대칭적 에지 프로파일(EP)을 가지는 반도체 웨이퍼로서, t는 상기 반도체 웨이퍼의 두께이고, Φ1은 약 30°- 약 85°사이의 각도이며, R은 상기 반도체 웨이퍼의 상면과의 교차점에서 EPin을 정의하는 아크의 반경이고, α는 EPout상의 점에서의 상기 아크의 접선과 상기 반도체 웨이퍼의 저면이 이루는 예각일 때에,As shown in FIG. 1, a semiconductor wafer having an asymmetric edge profile EP extending between an inner edge profile EP in and an outer edge profile EP out , where t is the thickness of the semiconductor wafer and is Φ 1. Is an angle between about 30 ° to about 85 °, R is the radius of the arc defining EP in at the intersection with the top surface of the semiconductor wafer, and α is the tangent of the arc at the point on EP out and the semiconductor wafer. When the acute angle of the bottom of A1=R(1-cosΦ1);A 1 = R (1-cosΦ 1 ); A2=R(1-sinα)+(t-RsinΦ1-Rcosα)cotα;A 2 = R (1-sinα) + (t-RsinΦ 1 -Rcosα) cotα; B1=RsinΦ1; 및B 1 = RsinΦ 1 ; And B2=t-RsinΦ1인 반도체 웨이퍼.A semiconductor wafer with B 2 = t-RsinΦ 1 . 제1항에 있어서, 상기 R의 범위는 약 0.23t - 약 0.5t인 것을 특징으로 하는 반도체 웨이퍼.The semiconductor wafer of claim 1, wherein the range of R is about 0.23t to about 0.5t. 제1항에 있어서, 상기 A2는 A1보다 약 2배 큰 것을 특징으로 하는 반도체 웨이퍼.The semiconductor wafer of claim 1, wherein A 2 is about twice as large as A 1 . 제2항에 있어서, 상기 Φ1의 범위는 약 60°- 약 75°인 것을 특징으로 하는 반도체 웨이퍼.The semiconductor wafer of claim 2, wherein the range of φ 1 is from about 60 ° to about 75 °. 제2항에 있어서, 상기 t의 범위는 약 625㎛ - 약 825㎛인 것을 특징으로 하는 반도체 웨이퍼.The semiconductor wafer of claim 2, wherein the range of t is about 625 μm to about 825 μm. 도 1에 도시된 것처럼, 내부 에지 프로파일(EPin)과 외부 에지 프로파일(EPout) 사이에서 신장하는 비대칭적 에지 프로파일(EP)을 가지는 반도체 웨이퍼로서, t는 상기 반도체 웨이퍼의 두께이고, Φ1은 약 30°- 약 85°사이의 각도이며, R은 상기 반도체 웨이퍼의 상면과의 교차점에서 EPin을 정의하는 아크의 반경일 때에, 상기 R의 범위는 약 0.23t - 약 0.5t인 반도체 웨이퍼.As shown in FIG. 1, a semiconductor wafer having an asymmetric edge profile EP extending between an inner edge profile EP in and an outer edge profile EP out , where t is the thickness of the semiconductor wafer and is Φ 1. Is an angle between about 30 ° to about 85 °, and R is the radius of the arc defining EP in at the intersection with the top surface of the semiconductor wafer, wherein R ranges from about 0.23t to about 0.5t . 제6항에 있어서, 상기 A2는 A1보다 약 2배 큰 것을 특징으로 하는 반도체 웨이퍼.The semiconductor wafer of claim 6, wherein A 2 is about twice as large as A 1 . 제6항에 있어서, 상기 Φ1의 범위는 약 60°- 약 75°인 것을 특징으로 하는 반도체 웨이퍼.The semiconductor wafer of claim 6, wherein the range of φ 1 is from about 60 ° to about 75 °. 제6항에 있어서, 상기 t의 범위는 약 625㎛ - 약 825㎛인 것을 특징으로 하는 반도체 웨이퍼.The semiconductor wafer of claim 6, wherein the range of t is about 625 μm to about 825 μm. 도 1에 도시된 것처럼, 내부 에지 프로파일(EPin)과 외부 에지 프로파일(EPout) 사이에서 신장하는 비대칭적 에지 프로파일(EP)을 가지는 반도체 웨이퍼.1, a semiconductor wafer having an asymmetrical edge profile EP extending between an inner edge profile EP in and an outer edge profile EP out . 반도체 웨이퍼의 상면으로부터 하측 방향으로 2Φ의 각도를 점유하는 반경 R의 아크와, R에 직교하며 상기 아크의 일단으로부터 상기 웨이퍼의 저면까지 신장하는 직선으로 이루어진 비대칭적 에지 프로파일을 가지는 반도체 웨이퍼.A semiconductor wafer having an asymmetric edge profile consisting of an arc of radius R that occupies an angle of 2Φ from an upper surface of the semiconductor wafer to a lower direction, and a straight line perpendicular to R and extending from one end of the arc to the bottom of the wafer. 제11항에 있어서, 상기 Φ의 범위는 약 60°- 약 75°인 것을 특징으로 하는 반도체 웨이퍼.The semiconductor wafer of claim 11, wherein the range of Φ is about 60 ° to about 75 °. 제12항에 있어서, 상기 반도체 웨이퍼의 두께인 t의 범위는 약 625㎛ - 약825㎛인 것을 특징으로 하는 반도체 웨이퍼.The semiconductor wafer of claim 12, wherein the thickness t of the semiconductor wafer is in the range of about 625 μm to about 825 μm. 제13항에 있어서, 상기 R의 범위는 약 0.23t - 약 0.5t인 것을 특징으로 하는 반도체 웨이퍼.The semiconductor wafer of claim 13, wherein the range of R is about 0.23t to about 0.5t. 반도체 잉곳을 상면과 저면을 가지는 적어도 하나의 반도체 웨이퍼로 절단하는 단계; 및Cutting the semiconductor ingot into at least one semiconductor wafer having a top surface and a bottom surface; And 도 1에 도시된 것처럼, 내부 에지 프로파일(EPin)과 외부 에지 프로파일(EPout) 사이에서 신장하는 비대칭적 에지 프로파일(EP)을 정의하기 위해, 상기 적어도 하나의 반도체 웨이퍼의 주변 에지를 갈아내는 단계를 포함하는 반도체 웨이퍼 제조방법.As shown in FIG. 1, the peripheral edge of the at least one semiconductor wafer is ground to define an asymmetric edge profile EP that extends between an inner edge profile EP in and an outer edge profile EP out . A semiconductor wafer manufacturing method comprising the step. 제15항에 있어서, 상기 갈아내는 단계 이후에 상기 반도체 웨이퍼의 상면을 연마하는 단계를 수행하는 것을 특징으로 하는 반도체 웨이퍼 제조방법.The method of claim 15, wherein the grinding of the upper surface of the semiconductor wafer is performed after the grinding step. 제15항에 있어서, 상기 갈아내는 단계 이후에 도 2에 도시된 것처럼 내부 에지 프로파일(EP2in)과 외부 에지 프로파일(EP2out) 사이에서 신장하는 비대칭적 에지 프로파일(EP2)을 정의하기 위해 상기 반도체 웨이퍼의 상면을 연마하는 단계를 수행하는 것을 특징으로 하는 반도체 웨이퍼 제조방법.The semiconductor device of claim 15, wherein after the grinding step, the semiconductor layer is defined to define an asymmetric edge profile EP2 extending between an inner edge profile EP2 in and an outer edge profile EP2 out as shown in FIG. 2. A method of manufacturing a semiconductor wafer, comprising performing a step of polishing the upper surface of the wafer. 도 2에 도시된 것처럼, 내부 에지 프로파일(EP2in)과 외부 에지 프로파일(EP2out) 사이에서 신장하는 비대칭적 에지 프로파일(EP2)을 가지는 반도체 웨이퍼로서, t는 상기 반도체 웨이퍼의 두께이고, Φ1과 Φ2는 약 30°- 약 85°사이의 각도이며 Φ1< Φ2이고, R은 상기 반도체 웨이퍼의 상면과의 교차점에서 EPin을 정의하는 아크의 반경일 때에, 상기 R의 범위는 약 0.23t - 약 0.5t인 반도체 웨이퍼.As shown in FIG. 2, a semiconductor wafer having an asymmetric edge profile EP2 extending between an inner edge profile EP2 in and an outer edge profile EP2 out , where t is the thickness of the semiconductor wafer and is Φ 1. And Φ 2 is an angle between about 30 ° to about 85 ° and Φ 1 <Φ 2 , where R is the radius of the arc defining EP in at the intersection with the top surface of the semiconductor wafer, the range of R being about Semiconductor wafers of 0.23t-about 0.5t. 도 2에 도시된 것처럼, 내부 에지 프로파일(EP2in)과 외부 에지 프로파일(EP2out) 사이에서 신장하는 비대칭적 에지 프로파일(EP2)을 가지는 반도체 웨이퍼로서, t는 상기 반도체 웨이퍼의 두께이고, Φ1은 약 30°- 약 85°사이의 각도이며, Φ2는 Φ1보다는 크고 약 85°보다는 작은 각도이고, R은 상기 반도체 웨이퍼의 상면과의 교차점에서 EP2in을 정의하는 아크의 반경이고, α는 EP2out상의 점에서의 상기 아크의 접선과 상기 반도체 웨이퍼의 저면이 이루는 예각일 때에,As shown in FIG. 2, a semiconductor wafer having an asymmetric edge profile EP2 extending between an inner edge profile EP2 in and an outer edge profile EP2 out , where t is the thickness of the semiconductor wafer and is Φ 1. Is an angle between about 30 ° and about 85 °, Φ 2 is an angle greater than Φ 1 and less than about 85 °, R is the radius of the arc defining EP2 in at the intersection with the top surface of the semiconductor wafer, α Is an acute angle formed between the tangent of the arc at the point on EP2 out and the bottom surface of the semiconductor wafer, A1=R(1-cosΦ1);A 1 = R (1-cosΦ 1 ); A2=R(1-sinα)+(B2-Rcosα)cotα;A 2 = R (1-sinα) + (B 2 -Rcosα) cotα; B1=RsinΦ1; 및B 1 = RsinΦ 1 ; And B2=t-RsinΦ1인 반도체 웨이퍼.A semiconductor wafer with B 2 = t-RsinΦ 1 . 반도체 잉곳을 상면과 저면을 가지는 적어도 하나의 반도체 웨이퍼로 절단하는 단계; 및Cutting the semiconductor ingot into at least one semiconductor wafer having a top surface and a bottom surface; And 도 2에 도시된 것과 같고 Φ1은 약 30°- 약 85°사이의 각도이며, Φ2는 Φ1보다는 크고 약 85°보다는 작은 각도이며, 내부 에지 프로파일(EP2in)과 외부 에지 프로파일(EP2out) 사이에서 신장하는 비대칭적 에지 프로파일(EP2)을 정의하기 위해, 상기 적어도 하나의 반도체 웨이퍼의 주변 에지를 갈아내는 단계를 포함하는 반도체 웨이퍼 제조방법.As shown in FIG. 2, Φ 1 is an angle between about 30 ° to about 85 °, Φ 2 is an angle greater than Φ 1 and less than about 85 °, and has an inner edge profile (EP2 in ) and an outer edge profile (EP2). grinding the peripheral edge of the at least one semiconductor wafer to define an asymmetric edge profile (EP2) extending between out ).
KR10-2003-0038320A 2002-08-29 2003-06-13 Semiconductor wafers having asymmetric edge profiles and methods of forming same KR100518582B1 (en)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
US40751602P 2002-08-29 2002-08-29
US60/407,516 2002-08-29

Publications (2)

Publication Number Publication Date
KR20040019871A true KR20040019871A (en) 2004-03-06
KR100518582B1 KR100518582B1 (en) 2005-10-04

Family

ID=37324582

Family Applications (1)

Application Number Title Priority Date Filing Date
KR10-2003-0038320A KR100518582B1 (en) 2002-08-29 2003-06-13 Semiconductor wafers having asymmetric edge profiles and methods of forming same

Country Status (1)

Country Link
KR (1) KR100518582B1 (en)

Cited By (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100887269B1 (en) * 2006-08-09 2009-03-06 실트로닉 아게 Semiconductor wafers with highly precise edge profile and method for producing them
KR101432863B1 (en) * 2009-08-12 2014-08-26 실트로닉 아게 Method for producing a polished semiconductor wafer
KR20190079372A (en) * 2017-12-27 2019-07-05 삼성전자주식회사 semiconductor wafer having bevel portion

Cited By (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100887269B1 (en) * 2006-08-09 2009-03-06 실트로닉 아게 Semiconductor wafers with highly precise edge profile and method for producing them
US7767470B2 (en) 2006-08-09 2010-08-03 Siltronic Ag Semiconductor wafers with highly precise edge profile and method for producing them
KR101432863B1 (en) * 2009-08-12 2014-08-26 실트로닉 아게 Method for producing a polished semiconductor wafer
KR20190079372A (en) * 2017-12-27 2019-07-05 삼성전자주식회사 semiconductor wafer having bevel portion

Also Published As

Publication number Publication date
KR100518582B1 (en) 2005-10-04

Similar Documents

Publication Publication Date Title
US7258931B2 (en) Semiconductor wafers having asymmetric edge profiles that facilitate high yield processing by inhibiting particulate contamination
US6803247B2 (en) Method for dividing semiconductor wafer
US5981392A (en) Method of manufacturing semiconductor monocrystalline mirror-surface wafers which includes a gas phase etching process, and semiconductor monocrystalline mirror-surface wafers manufactured by the method
JP2005123425A (en) Semiconductor substrate manufacturing method, semiconductor substrate and method for manufacturing semiconductor device
JPH02291126A (en) Treatment method for substrate for semiconductor device use
EP2828888B1 (en) Method comprising producing at least one assembly pad on a support and self-assembly of an integrated circuit chip on the support with formation of a fluorocarbon material surrounding the pad and exposure of the pad and of the fluorocarbon material to ultraviolet treatment in the presence of ozone
KR100518582B1 (en) Semiconductor wafers having asymmetric edge profiles and methods of forming same
KR20150080586A (en) Etching Method, Mask, Functional Component, and Method for Manufacturing Functional Component
US6080641A (en) Method of manufacturing semiconductor wafer
KR20040060990A (en) Method for producing cemented wafer
JP3441979B2 (en) Semiconductor wafer processing method and semiconductor wafer
KR100407622B1 (en) Process for producing a semiconductor wafer
JP5120335B2 (en) Silicon wafer processing method
US4311546A (en) Method of manufacturing semiconductor device
JP2007142628A (en) Manufacturing method of piezoelectric vibration chip
KR101992778B1 (en) Wafer and method for analyzing shape of the same
WO2020158210A1 (en) Etching method
JPH1070094A (en) Method of cutting semiconductor sensor wafer
JP2001219386A (en) Manufacturing method of semiconductor wafer with laser mark
KR102413432B1 (en) Wafer and method for analyzing shape of the same
JP3491523B2 (en) Processing method of semiconductor wafer
US10662538B2 (en) Method for producing a diamond electrode and diamond electrode
JP2003229340A (en) Semiconductor wafer
JPS643337B2 (en)
JP2010182757A (en) Semiconductor wafer

Legal Events

Date Code Title Description
A201 Request for examination
E902 Notification of reason for refusal
E701 Decision to grant or registration of patent right
GRNT Written decision to grant
FPAY Annual fee payment

Payment date: 20120831

Year of fee payment: 8

FPAY Annual fee payment

Payment date: 20130902

Year of fee payment: 9

FPAY Annual fee payment

Payment date: 20140901

Year of fee payment: 10

FPAY Annual fee payment

Payment date: 20150831

Year of fee payment: 11

FPAY Annual fee payment

Payment date: 20180831

Year of fee payment: 14

FPAY Annual fee payment

Payment date: 20190830

Year of fee payment: 15