KR20040008910A - Circuit for detecting low level period and high level period of data signal - Google Patents
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Abstract
Description
본 발명은 반도체 장치에 관한 것으로, 특히 차동증폭기를 이용하여 입력되는 데이터신호의 하이구간과 로우 구간을 감지하여 출력하는 감지 회로에 관한 것이다.BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a semiconductor device, and more particularly, to a sensing circuit that senses and outputs a high section and a low section of an input data signal using a differential amplifier.
도1은 종래기술에 의한 데이터신호의 구간 감지 회로의 블럭구성도이다.1 is a block diagram of a circuit for detecting a period of a data signal according to the prior art.
도1을 참조하여 살펴보면, 데이터신호의 구간 감지회로는 인에이블 신호(EN)에 의해 인에이블되어 기준신호(REF) 보다 데이터신호(DATA)가 큰 구간을 감지하여 출력(OUT_R)하기 위한 데이터 하이구간 검출부(10)와, 기준신호(REF) 보다 데이터신호(DATA)가 작은 구간을 감지하여 출력(OUT_F)하기 위한 데이터 로우 구간 검출부(20)로 구성된다.Referring to FIG. 1, the section detecting circuit of the data signal is enabled by the enable signal EN to detect a section in which the data signal DATA is larger than the reference signal REF and output the data OUT_R. The section detection unit 10 and a data row section detection unit 20 for detecting and outputting a section in which the data signal DATA is smaller than the reference signal REF are output.
도2는 도1에 도시된 데이터신호의 구간 감지회로의 내부회로도이다.FIG. 2 is an internal circuit diagram of the section detecting circuit of the data signal shown in FIG.
도2를 참조하여 살펴보면, 데이터하이구간 검출부(10)는 기준신호(REF) 보다 데이터신호(DATA)가 큰 구간을 감지 증폭하는 제1 차동증폭기(11)와, 제1 차동증폭기(11)의 출력신호를 버퍼링하여 출력하기 위한 제1 출력부(12)로 구성된다.Referring to FIG. 2, the data high section detection unit 10 includes a first differential amplifier 11 and a first differential amplifier 11 for sensing and amplifying a section in which the data signal DATA is larger than the reference signal REF. The first output unit 12 is configured to buffer and output the output signal.
제1 차동증폭기(11)는 게이트가 기준신호(REF) 및 데이터신호(DATA)를 입력받고 일측이 공통으로 연결된 앤모스트랜지스터(MN1,MN2)와, 앤모스트랜지스터(MN1,MN2)의 공동노드와 접지전원(VSS)을 연결하고 게이트로 인에이블신호(EN)를 입력받는 앤모스트랜지스터(MN3)와, 전원전압(VDD)을 앤모스트랜지스터(MN1)로 공급하는 다이오드 접속된 피모스트랜지스터(MP2)와, 전원전압(VDD)을 앤모스트랜지스터(MN2)로 공급하며, 피모스트랜지스터(MP2)에 병렬연결되어 전류미러를 형성하는 피모스트랜지스터(MP3)와, 전원전압(VDD)와 앤모스트랜지스터(MN1,MN2)의 타측을 각각 연결하며 게이트로 인에이블신호(EN)를 입력받는 피모스트랜지스터(MN1, MP4)로 구성된다.The first differential amplifier 11 has a common node of the NMOS transistors MN1 and MN2 and the NMOS transistors MN1 and MN2 having gates receiving the reference signal REF and the data signal DATA and having one side connected in common. And NMOS transistor MN3 receiving the enable signal EN through the gate and the ground power supply VSS, and a diode-connected PMOS transistor supplying the power voltage VDD to the NMOS transistor MN1. MP2), the power supply voltage VDD, are supplied to the NMOS transistor MN2, and the PMOS transistor MP3 is connected in parallel to the PMOS transistor MP2 to form a current mirror, and the power supply voltage VDD and Anne The other side of the MOS transistors MN1 and MN2 is connected to each other, and is composed of PMOS transistors MN1 and MP4 that receive an enable signal EN through a gate.
제1 출력부(12)는 직렬연결된 3개의 인버터(I1 ~ I3)로 구성된다.The first output unit 12 is composed of three inverters I1 to I3 connected in series.
데이터로우 구간 검출부(20)는 기준신호(REF) 보다 데이터신호(DATA)가 작은 구간을 감지 증폭하는 제2 차동증폭기(21)와, 제2 차동증폭기(21)의 출력신호를 버퍼링하여 출력하기 위한 제2 출력부(22)로 구성된다.The data low section detector 20 buffers and outputs the second differential amplifier 21 and the second differential amplifier 21 for sensing and amplifying a section in which the data signal DATA is smaller than the reference signal REF. It consists of a second output unit 22 for.
제2 차동증폭기(21)는 게이트가 기준신호(REF) 및 데이터신호(DATA)를 입력받고 일측이 공통으로 연결된 앤모스트랜지스터(MN4,MN5)와, 앤모스트랜지스터(MN4,MN5)의 공동노드와 접지전원(VSS)을 연결하고 게이트로 인에이블신호(EN)를 입력받는 앤모스트랜지스터(MN6)와, 전원전압(VDD)을 앤모스트랜지스터(MN4)로 공급하는 다이오드 접속된 피모스트랜지스터(MP6)와, 전원전압(VDD)을 앤모스트랜지스터(MN5)로 공급하며, 피모스트랜지스터(MP2)에 병렬연결되어 전류미러를 형성하는 피모스트랜지스터(MP7)와, 전원전압(VDD)과 앤모스트랜지스터(MN4,MN5)의 타측을 각각 연결하며 게이트로 인에이블신호(EN)를 입력받는 피모스트랜지스터(MN5, MP8)로 구성된다.The second differential amplifier 21 is a common node of the NMOS transistors MN4 and MN5 and the NMOS transistors MN4 and MN5 having gates receiving the reference signal REF and the data signal DATA and having one side connected in common. And an NMOS transistor MN6 that connects the ground power source VSS and receives the enable signal EN to the gate, and a diode-connected PMOS transistor supplying the power voltage VDD to the NMOS transistor MN4. MP6), a power supply voltage (VDD) to the NMOS transistor (MN5), and connected to the PMOS transistor (MP2) in parallel to form a current mirror, the PMOS transistor (MP7), the power supply voltage (VDD) and Anne The other side of the MOS transistors MN4 and MN5 are connected to each other, and the PMOS transistors MN5 and MP8 which receive the enable signal EN through the gate.
제1 출력부(22)는 직렬연결된 2개의 인버터(I4 ~ I5)로 구성된다.The first output unit 22 is composed of two inverters I4 to I5 connected in series.
이하 도1 및 도2를 참조하여 종래기술에 의한 상보형 차동증폭기의 동작에 대해서 설명한다.Hereinafter, an operation of a complementary differential amplifier according to the prior art will be described with reference to FIGS. 1 and 2.
먼저 데이터 하이구간 검출부(10)의 동작을 살펴보면, 인에이블신호(EN)가 하이로 입력되면 제1 차동증폭기(11)의 피모스트랜지스터(MP1,MP4)가 턴오프되고, 앤모스트랜지스터(MN3)는 턴온되어 제1 차동증폭기(11)가 동작을 시작한다.Referring to the operation of the data high section detector 10, when the enable signal EN is input as high, the PMOS transistors MP1 and MP4 of the first differential amplifier 11 are turned off and the NMOS transistor MN3 is turned off. ) Is turned on so that the first differential amplifier 11 starts to operate.
이 때 기준신호(REF)는 항상 전원전압(VDD)의 1/2에 해당하는 전압이 인가되어 있는 상태에서 데이터신호(DATA)로 기준신호(REF)보다 높은 전압이 인가되면 인버터(I1)의 입력단이 로우레벨로 되고, 이로 인해 제1 출력단(12)의 출력(OUT_R)은 하이레벨이 된다.At this time, if a voltage higher than the reference signal REF is applied to the data signal DATA while the reference signal REF is always applied with a voltage corresponding to 1/2 of the power supply voltage VDD, The input terminal becomes low level, which causes the output OUT_R of the first output terminal 12 to become high level.
따라서 데이터 하이구간 검출부(10)은 데이터신호(DATA)가 기준신호(REF)보다 전압레벨이 큰 구간동안-데이터 하이인 구간-을 감지하여 하이로 출력되는 것이다.Therefore, the data high section detection unit 10 detects the data signal DATA during the section in which the voltage level is greater than the reference signal REF-the section in which the data is high-and outputs the high section.
한편, 데이터로우구간 검출부(20)의 제2 차동증폭기(21) 역시 데이터신호(DATA)가 기준신호(REF)보다 높은 전압일 때에 로우레벨을 출력하고, 이로 인해 제2 출력단(22)의 출력(OUT_F)은 로우레벨을 출력하게 된다.Meanwhile, the second differential amplifier 21 of the data low section detection unit 20 also outputs a low level when the data signal DATA is higher than the reference signal REF, thereby outputting the second output terminal 22. (OUT_F) outputs a low level.
반면에 데이터신호(DATA)가 기준신호(REF)보다 낮은 전압일 때에는 제2 차동증폭기의 출력이 하이레벨로 출력되고, 이로 인해 제2 출력단(OUT_F)은 하이레벨이 출력된다. 따라서 데이터로우구간 검출부(20)는 데이터신호(DATA)가 기준신호(REF)보다 전압이 낮은 구간동안-데이터 로우인 구간-을 감지하여 하이로 출력되는 것이다.On the other hand, when the data signal DATA is lower than the reference signal REF, the output of the second differential amplifier is output at a high level, and as a result, the second output terminal OUT_F is output at a high level. Therefore, the data low section detection unit 20 detects the data signal DATA during the section in which the voltage is lower than the reference signal REF-the section in which the data is low-and outputs the high signal.
기본적으로 인버터는 앤모스트랜지스터하나와 피모스트랜지스터하나로 구성되는데, 여기서 제1 출력단(12)은 데이터신호가 하이인 구간을 감지하여 출력하는 것이기 때문에 인버터(I1)과 인버터(I3)는 하이레벨의 출력을 담당하는 피모스트랜지스터를 앤모스트랜지스터보다 상대적으로 전류능력이 좋게 설계하고, 인버터(I2)의 앤모스트랜지스터는 피모스트랜지스터보다 상대적으로 전류능력이 좋게 설계한다.Basically, the inverter consists of one NMOS transistor and one PMOS transistor. Since the first output terminal 12 detects and outputs a section in which the data signal is high, the inverters I1 and I3 have a high level. The PMOS transistor responsible for the output is designed to have a relatively higher current capability than the NMOS transistor, and the NMOS transistor of the inverter I2 is designed to have a relatively higher current capability than the PMOS transistor.
또한, 제2 출력단(13)은 데이터신호가 로우일 때를 감지하여 출력하는 것이기 때문에, 인버터(I4)는 앤모스트랜지스터는 피모스트랜지스터보다 상대적으로 전류능력이 좋게 설계하고, 인버터(I5)는 피모스트랜지스터를 앤모스트랜지스터보다 상대적으로 전류능력이 좋게 설계한다. 이는 각각 감지하는 구간에 대해서 보다 빨리 반응하여 출력하게 하기 위함이다.In addition, since the second output terminal 13 detects and outputs when the data signal is low, the inverter I4 is designed so that the NMOS transistor has a better current capability than the PMOS transistor, and the inverter I5 is PMO transistors are designed to have better current capability than NMOS transistors. This is for the faster response and output for each sensing section.
데이터신호의 구간 감지회로는 하이구간을 감지하여 출력하는 제1 지연시간과 로우구간을 감지하여 출력하는 제2 지연시간이 같아야 반도체 집적회로에 사용할 때 신뢰성있게 사용할 수 있다.The interval detection circuit of the data signal can be used reliably when used in a semiconductor integrated circuit when the first delay time for sensing and outputting a high section and the second delay time for sensing and outputting a low section are the same.
종래의 데이터신호의 구간 감지회로는 로우구간과 하이구간을 감지하여 출력하는 감지부로 같은 구조의 차동증폭기를 사용하였기 때문에 전술한 제1 및 제2 지연시간을 맞추기 위해서 제1 및 제2 출력단(12,22)를 구성하는 인버터(I1 ~ I5)의 앤모스트랜지스터와 피모스트랜지터의 사이즈를 조정하였다.In the conventional section of the data signal detection circuit, since a differential amplifier having the same structure is used as a sensing unit for detecting and outputting a low section and a high section, the first and second output stages 12 may be used to meet the above-described first and second delay times. The size of the n- and MOS transistors of the inverters I1 to I5 constituting (22) are adjusted.
그러나, 기본적으로 하이구간 감지기의 제1 출력단(12)과 로우구간 감지기(22)의 인버터 갯수가 달라 정확하게 제1 및 제2 지연시간을 같게 하기가 어어렵다.However, the number of inverters of the first output terminal 12 and the low section detector 22 of the high section detector is basically different, so that it is difficult to exactly equal the first and second delay times.
또한, 전술한 바와 같이 인버터(I1, I3, I5)는 그 특성상 피모스트랜지스터를 앤모스트랜지스터보다 크게 설계하게 되고, 인버터(I2, I4)는 그 특성상 앤모 스트랜지스터를 피모스트랜지스터보다 크게 설계하게 되기 때문에 제1 및 제2 지연시간을 같게 하는 것을 더욱 어려우며, 동작전압의 변동에 의해서 제1 및 제2 지연시간을 달라지는 문제점을 갖고 있다. 더욱 비교적 많은 인버터(I1 ~ I5) 개수로인해 많은 전류를 소모한다는 문제점도 가지고 있다.In addition, as described above, the inverters I1, I3, and I5 design the PMO transistors larger than the NMOS transistors due to their characteristics, and the inverters I2 and I4 design the ANMO transistors larger than the PMO transistors due to their characteristics. Therefore, it is more difficult to make the first and second delay times the same, and the first and second delay times are changed by the change of the operating voltage. There is also a problem that consumes a lot of current due to the relatively large number of inverters (I1 ~ I5).
데이터신호 감지회로는 클럭신호 입력부등 주로 입력신호가 빠르게 변화하는 곳에 사용하게 되는데, 데이터신호의 하이구간과 로우구간을 감지하는 시간이 달라진다면, 전체 반도체 집적회로에 큰 문제가 생긴다.The data signal detection circuit is mainly used where the input signal changes rapidly, such as a clock signal input unit. If the time for detecting the high section and the low section of the data signal is changed, a large problem occurs in the entire semiconductor integrated circuit.
본 발명은 하이구간과 로우구간을 감지하는 시간이 같은 데이터신호 감지회로를 제공함을 목적으로 한다.An object of the present invention is to provide a data signal detection circuit having the same time for detecting a high section and a low section.
도1은 종래기술에 의한 상보 대칭 차동증폭기의 블럭구성도.1 is a block diagram of a complementary symmetric differential amplifier according to the prior art;
도2는 도1의 차동증폭기의 내부회로도.2 is an internal circuit diagram of the differential amplifier of FIG.
도3은 본 발명의 바람직한 실시예에 따른 차동증폭기의 회로도.3 is a circuit diagram of a differential amplifier according to a preferred embodiment of the present invention.
* 도면의 주요부분에 대한 부호의 설명* Explanation of symbols for main parts of the drawings
MN1 ~ MN7 : 앤모스트랜지스터MN1 ~ MN7: NMOS Transistor
MP1 ~ MP7 : 피모스트랜지스터MP1 ~ MP7: Pymotransistor
I1, I2 : 인버터I1, I2: Inverter
상기의 목적을 달성하기 위해 본 발명은 데이터신호의 하이구간과 로우구간을 감지하기 위한 데이터신호 감지회로에 있어서, 모스트랜지스터를 로드로 사용한 제1 차동증폭기를 구비하여 상기 데이터신호가 기준신호에 대해 상대적으로 전압레벨이 큰 구간을 감지하여 상기 데이터신호의 하이구간을 검출하기 위한 데이터 하이구간 검출부; 및 앤모스트랜지스터를 로드로 사용한 제2 차동증폭기를 구비하여 상기 데이터신호가 상기 기준신호에 대해 상대적으로 전압레벨이 작은 구간을 감지하며 상기 데이터신호의 로우구간을 검출하기 위한 데이터 로우구간 검출부를 구비하는 데이터신호 구간 감지회로을 제공한다.In order to achieve the above object, the present invention provides a data signal sensing circuit for detecting a high section and a low section of a data signal, comprising: a first differential amplifier using a MOS transistor as a load; A data high section detection unit for detecting a section having a relatively high voltage level to detect a high section of the data signal; And a second differential amplifier using an MOS transistor as a load to detect a section in which the data signal has a relatively low voltage level with respect to the reference signal, and to detect a row section of the data signal. A data signal section detecting circuit is provided.
이하, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자가 본 발명의기술적 사상을 용이하게 실시할 수 있을 정도로 상세히 설명하기 위하여, 본 발명의 가장 바람직한 실시예를 첨부된 도면을 참조하여 설명하기로 한다.DETAILED DESCRIPTION Hereinafter, exemplary embodiments of the present invention will be described with reference to the accompanying drawings so that those skilled in the art may easily implement the technical idea of the present invention. do.
도3은 본 발명의 바람직한 실시예에 따른 차동증폭기의 회로도이다.3 is a circuit diagram of a differential amplifier according to a preferred embodiment of the present invention.
도3을 참조하여 살펴보면, 데이터신호 감지회로는 피모스트랜지스터(MP2,MP3)를 로드(load)로 사용한 제1 차동증폭기(110)를 구비하여 데이터신호(DATA)가 기준신호(REF)에 대해 상대적으로 큰 전압레벨인 구간을 감지하여 데이터신호(DATA)의 하이구간을 검출하기 위한 데이터 하이구간 검출부(100)와, 앤모스트랜지스터(MN5,MN6)를 로드로 사용한 제2 차동증폭기(210)를 구비하여 데이터신호(DATA)가 기준신호(REF)에 대해 상대적으로 작은 전압레벨인 구간을 감지하며 데이터신호(REF)의 로우구간을 검출하기 위한 데이터 로우구간 검출부(200)를 구비한다.Referring to FIG. 3, the data signal sensing circuit includes a first differential amplifier 110 using the PMOS transistors MP2 and MP3 as a load, so that the data signal DATA is connected to the reference signal REF. Data high section detection unit 100 for detecting a section having a relatively high voltage level to detect a high section of the data signal DATA, and a second differential amplifier 210 using the NMOS transistors MN5 and MN6 as loads. And a data row section detection unit 200 for detecting a section in which the data signal DATA has a relatively low voltage level with respect to the reference signal REF and detecting a row section of the data signal REF.
데이터 하이구간 검출부(100)는 데이터신호(DATA)가 기준신호(REF)에 대해 상대적으로 큰 전압레벨 구간을 감지하기 위한 제1 차동증폭기(110)와, 제1 차동증폭기의 출력을 인버팅하여 출력하기 위한 제1 인버터(I1)로 구성된다.The data high section detection unit 100 inverts the output of the first differential amplifier 110 and the first differential amplifier for detecting a voltage level section in which the data signal DATA is relatively large with respect to the reference signal REF. It consists of the 1st inverter I1 for output.
제1 차동증폭기(110)은 전원전압(VDD)에 접속된 다이오드형 제1 피모스트랜지스터(MP2)와, 제1 피모스트랜지스터(MP3)와 병렬연결되어 전류미러를 형성하는 제2 피모스트랜지스터(MP3)과, 게이트로 입력되는 기준신호(REF) 및 데이터신호(DATA)의 전압레벨에 따라 제1 및 제2 피모스트랜지스터(MP2,MP3)에 흐르는 전류량을 제어하는 제1 및 제2 앤모스트랜지스터(MN1,MN2)를 구비한다.The first differential amplifier 110 is a diode-type first PMOS transistor MP2 connected to the power supply voltage VDD and a second PMOS transistor connected in parallel with the first PMOS transistor MP3 to form a current mirror. First and second n / th controlling the amount of current flowing through the first and second PMOS transistors MP2 and MP3 in accordance with MP3 and the voltage levels of the reference signal REF and the data signal DATA input to the gate. Most transistors MN1 and MN2 are provided.
또한, 피모스트랜지스터(MP1, MP4)와 앤모스트랜지스터(MN3)는 제1 차동증폭기(110)의 인에이블을 위한 것이다.In addition, the PMOS transistors MP1 and MP4 and the NMOS transistor MN3 are for enabling the first differential amplifier 110.
데이터 로우구간 검출부(200)는 데이터신호(DATA)가 기준신호(REF)에 대해 상대적으로 작은 전압레벨인 구간을 감지하기 위한 제2 차동증폭기(210)와, 제2 차동증폭기(210)의 출력을 인버팅하여 출력하기 위한 제2 인버터(I2)를 구비한다.The data low section detection unit 200 outputs the second differential amplifier 210 and the second differential amplifier 210 to detect a section in which the data signal DATA has a relatively low voltage level with respect to the reference signal REF. A second inverter (I2) for inverting the output is provided.
제2 차동증폭기(210)는 접지전원(VSS)에 접속된 다이오드형 제3 앤모스트랜지스터(MN5)와, 제3 앤모스트랜지스터(MN5)와 병렬연결되어 전류미러를 형성하는 제4 앤모스트랜지스터(MN6)와, 게이트로 입력되는 데이터신호(DATA) 및 기준신호(REF)의 전압레벨에 따라 제3 및 제4 앤모스트랜지스터(MN5,MN6)에 흐르는 전류량을 제어하는 제3 및 제4 피모스트랜지스터(MP6,MP7)를 구비한다.The second differential amplifier 210 is connected to the third NMOS transistor MN5 connected to the ground power supply VSS and the fourth NMOS transistor in parallel with the third NMOS transistor MN5 to form a current mirror. Third and fourth blood voltages for controlling the amount of current flowing through the third and fourth NMOS transistors MN5 and MN6 according to the MN6 and the voltage levels of the data signal DATA and the reference signal REF input to the gate. Most transistors MP6 and MP7 are provided.
또한, 피모스트랜지스터(MP5)와 앤모스트랜지스터(MN4,MN7)는 제2 차동증폭기(210)의 인에이블을 위한 것으로 게이터는 반전딘 인에이블 신호(EN)를 입력받는다.In addition, the PMOS transistor MP5 and the NMOS transistors MN4 and MN7 are for enabling the second differential amplifier 210, and the gater receives an inverted enable signal EN.
이하 도3을 참조하여 본 발명의 데이터신호 구간 감지회로의 동작에 대해서 설명한다.Hereinafter, an operation of the data signal section detecting circuit of the present invention will be described with reference to FIG. 3.
먼저 인에이블신호(EN)가 하이레벨로 입력되면, 제1 및 제2 차동증폭기(110,210)가 동작상태가 된다. 이 때 기준신호(REF)는 전원전압의 1/2이 인가되어 있다.First, when the enable signal EN is input at a high level, the first and second differential amplifiers 110 and 210 are in an operating state. At this time, half of the power supply voltage is applied to the reference signal REF.
데이터신호(DATA)가 기준신호(REF) 보다 전압레벨이 크면 제1 차동증폭기(110)의 출력은 로우가 되고 이로 인해 제1 출력단(120)의 출력(OUT_R)은 하이가 된다. 따라서 데이터하이구간 검출부(100)은 데이터신호(DATA)가 기준신호보다 큰 구간을 검출할 수 있는 것이다.If the data signal DATA has a voltage level greater than that of the reference signal REF, the output of the first differential amplifier 110 is low, which causes the output OUT_R of the first output terminal 120 to be high. Therefore, the data high section detection unit 100 may detect a section in which the data signal DATA is larger than the reference signal.
한편 데이터신호(DATA)가 기준신호(REF) 보다 전압레벨이여 작으면 제2 차동증폭기(210)의 출력은 로우가 되고 이로 인해 제2 출력단(220)의 출력(OUT_F)은 하이가 된다. 따라서 데이터로우구간 검출부(200)은 데이터신호(DATA)가 기준신호보다 작은 구간을 검출할 수 있는 것이다.On the other hand, when the data signal DATA is lower than the reference signal REF, the output of the second differential amplifier 210 is low, thereby causing the output OUT_F of the second output terminal 220 to be high. Therefore, the data low section detection unit 200 may detect a section in which the data signal DATA is smaller than the reference signal.
본 발명에 의한 데이터신호 구간 감지부는 데이터신호의 하이구간과 로우구간을 감지하는 데 있어서, 하이구간을 감지하기 위한 제1 차동증폭기(110)는 피모스트랜지스터(MP2,MP3)를 로드로 사용하고, 로우구간을 감지하기 위한 제2 차동증폭기(210)은 앤모스트랜지스터(MN5,MN6)를 로드로 사용한다.In the data signal section detecting unit according to the present invention for detecting a high section and a low section of the data signal, the first differential amplifier 110 for detecting the high section uses the PMOS transistors MP2 and MP3 as loads. The second differential amplifier 210 for detecting the low section uses the NMOS transistors MN5 and MN6 as loads.
따라서 비교적 작은 신호를 가지는 제1 및 제2 차동증폭기(110, 210)의 출력을 드라이빙하기 위한 제1 및 제2 출력단(120,220)의 인버터의 갯수를 같게 할 수 있기 때문에. 데이터신호의 하이 또는 로우 구간을 감지하기 위한 지연시간을 정확하게 맞출 수 있다.Therefore, the number of inverters of the first and second output terminals 120 and 220 for driving the outputs of the first and second differential amplifiers 110 and 210 having relatively small signals can be equalized. The delay time for detecting the high or low section of the data signal can be accurately set.
또한, 데이터신호 구간감지부는 대체로 클럭입력부등에 사용하여 클럭신호를 입력받는 경우에 사용하게 되는데, 이로 인해 제1 및 제2 출력단(120,220)의 인버터는 빠른 스위칭 동작이 필요하게 되어 많은 전류를 소모하게 되는데,본 발명에 의한 데이터신호 구간감지부는 제1 및 제2 출력단(120.220)의 인버터 갯수를 줄일 수 있기 때문에 전류소모를 줄일 수 있다.In addition, the data signal section detection unit is generally used to receive a clock signal by using a clock input unit, etc. As a result, the inverters of the first and second output terminals 120 and 220 require a fast switching operation to consume a large amount of current. The data signal section detection unit according to the present invention can reduce the number of inverters of the first and second output terminals 120.220, thereby reducing current consumption.
본 발명의 기술 사상은 상기 바람직한 실시예에 따라 구체적으로 기술되었으나, 상기한 실시예는 그 설명을 위한 것이며 그 제한을 위한 것이 아님을 주의하여야 한다. 또한, 본 발명의 기술 분야의 통상의 전문가라면 본 발명의 기술 사상의 범위 내에서 다양한 실시예가 가능함을 이해할 수 있을 것이다.Although the technical idea of the present invention has been described in detail according to the above preferred embodiment, it should be noted that the above-described embodiment is for the purpose of description and not of limitation. In addition, those skilled in the art will understand that various embodiments are possible within the scope of the technical idea of the present invention.
본 발명에 의해 저전력으로 입력되는 데이터신호의 하이구간과 로우구간을 감지할 수 있으며, 또한 본 발명의 데이터신호 구간감지회로에 의해 데이터신호의 하이구간과 로우구간을 감지하는 시간이 일치하여, 이를 이용하면 전체 반도체 집적회로의 동작상의 신뢰성을 높일 수 있다.According to the present invention, it is possible to detect a high section and a low section of a data signal input with low power, and the time for detecting the high section and the low section of the data signal by the data signal section detecting circuit of the present invention is identical, In this case, the operational reliability of the entire semiconductor integrated circuit can be improved.
Claims (3)
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