KR20040006762A - System for automatically detecting polarity of signal - Google Patents
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Abstract
Description
본 발명은 신호 극성 자동 검출 시스템에 관한 것으로, 보다 상세하게는 입력 신호의 극성에 따른 펄스 폭의 차이점을 이용하여 이를 카운트함으로써 입력 신호의 극성을 판단하는 신호 극성 자동 검출 시스템에 관한 것이다.The present invention relates to an automatic signal polarity detection system, and more particularly, to a signal polarity automatic detection system that determines the polarity of an input signal by counting the difference using a pulse width difference according to the polarity of the input signal.
일반적으로 시스템에 사용되는 신호의 분석 능력은 그 시스템의 성능을 결정하는데 매우 중요한 요소가 된다.In general, the ability to analyze the signals used in a system is a very important factor in determining the performance of the system.
신호를 분석하기 위한 요소에는 신호의 존재 유·무와 주파수 및 극성 등이 있으며, 이러한 요소들의 분석을 통하여 시스템의 동작이 결정된다.Factors for analyzing a signal include the presence or absence of a signal, frequency, and polarity. The analysis of these factors determines the operation of the system.
예를 들면, 외부 동기 신호를 사용하는 화면 표시 장치와 같은 시스템에서는 외부 동기 신호의 분석 능력이 시스템의 성능을 결정하는 매우 중요한 요소가 된다.For example, in a system such as a display device using an external synchronization signal, the ability to analyze the external synchronization signal becomes a very important factor in determining the performance of the system.
이러한 화면 표시 장치의 외부 동기 신호 중 수직 동기 신호는 로우(Low)인 상태가 하이(High)인 상태보다 길면 그 극성이 양극이고, 하이인 상태가 로우인 상태보다 길면 그 극성은 음극이다.Among the external synchronization signals of the screen display device, the vertical synchronization signal has a positive polarity when the low state is longer than the high state, and a polarity thereof when the high state is longer than the low state.
종래에는 이러한 화면 표시 장치의 외부 수직 동기 신호의 극성을 분석하는데에 크게 직접 방식과 간접 방식을 사용한다.Conventionally, the direct method and the indirect method are largely used to analyze the polarity of the external vertical synchronization signal of the screen display device.
직접 방식은 수직 동기 신호가 입력되는 단자의 상태를 소프트웨어 프로그램으로 일정 시간 간격마다 읽어내어 값이 하이 또는 로우를 유지하는 시간의 길이를 검토하는 방식이다.In the direct method, the state of the terminal to which the vertical synchronization signal is input is read by a software program at regular intervals to examine the length of time that the value remains high or low.
이때, 수직 동기 신호의 특성이 그러한 것처럼, 수직 동기 신호가 입력되는 단자의 상태가 하이인 상태보다 로우인 상태가 많다면, 수직 동기 신호의 극성은 양극이 되고, 하이인 상태가 로우인 상태보다 많다면 수직 동기 신호의 극성은 음극으로 판단된다.At this time, if the state of the terminal to which the vertical synchronization signal is input is more low than the state where the vertical synchronization signal is input, the polarity of the vertical synchronization signal becomes the positive pole, and the state where the high synchronization state is low is the same as that of the vertical synchronization signal. If it is large, the polarity of the vertical synchronization signal is judged as the negative pole.
간접 방식은 수직 동기 신호를 시스템의 외부 인터럽트(Interrupt) 신호로 활용하여, 수직 동기 신호의 라이징 엣지(Rising Edge)와 폴링 엣지(Falling Edge)마다 발생하는 인터럽트의 간격을 세어 그 값을 비교하는 방식이다.The indirect method uses the vertical sync signal as an external interrupt signal of the system, and compares the values by counting the intervals of interrupts occurring at the rising edge and the falling edge of the vertical sync signal. to be.
만약 수직 동기 신호의 라이징 엣지와 연이은 폴링 엣지 사이의 인터럽트 간격이, 폴링 엣지와 연이은 라이징 엣지 사이의 인터럽트 간격보다 넓으면 수직 동기 신호의 극성은 음극이 되고, 그 반대의 경우는 양극이 된다.If the interrupt interval between the rising edge and the successive falling edge of the vertical synchronization signal is wider than the interrupt interval between the falling edge and the subsequent rising edge, the polarity of the vertical synchronization signal becomes negative and vice versa.
이러한 종래의 방식에서 가장 큰 문제점은 직접 방식과 간접 방식 모두 시스템이 특정 카운터 등을 수직 동기 신호의 감시를 위하여 전용으로 할당하여야 하며, 시스템의 가장 높은 우선 순위의 인터럽트를 전용으로 사용하여야 한다는 점이다.The biggest problem with this conventional method is that both the direct and indirect methods require the system to allocate a specific counter dedicated to the monitoring of the vertical synchronization signal and to use the system's highest priority interrupt only. .
이렇게 시스템의 자원 활용 측면에서 공용할 자원을 전용으로 할당하게 되면, 응용상의 불리한 점이 많아지며, 가장 높은 우선 순위의 시스템 인터럽트를 빈번이 사용하게 되어 그보다 낮은 우선 순위의 다른 기능을 수행하는데 막대한 지장을 초래하게 되므로 시스템 전체의 효율을 저하시키는 요인이 된다.Allocating dedicated resources to be shared in terms of resource utilization of the system increases application disadvantages and frequently uses the highest priority system interrupts, which entails enormous disruptions in performing other functions of lower priority. As a result, the efficiency of the entire system is reduced.
또한, 소프트웨어를 이용하여 외부 수직 동기 신호의 변화를 판단하게 되면, 신호의 변화를 민감하게 감지하지 못하여 외부 수직 동기 신호의 변화에 대한 시스템의 반응 속도가 현저히 저하되게 된다.In addition, when the change of the external vertical synchronizing signal is determined using software, the change of the signal is not sensitively sensed, and thus the response speed of the system to the external vertical synchronizing signal is significantly reduced.
상술된 문제점을 해결하기 위하여, 본 발명의 목적은 시스템 인터럽트를 사용하지 않고 신호의 극성을 판정하기 위한 전용 회로를 제공함에 있다.In order to solve the above problems, it is an object of the present invention to provide a dedicated circuit for determining the polarity of a signal without using a system interrupt.
도 1은 본 발명에 따른 신호의 극성을 자동으로 검출하는 시스템의 구성도.1 is a block diagram of a system for automatically detecting the polarity of a signal according to the present invention.
도 2는 도 1의 동작 타이밍도.2 is an operation timing diagram of FIG. 1.
이를 위하여, 본 발명에 따른 신호 극성 자동 검출 시스템은, 하이 레벨과 로우 레벨의 점유율에 따라서 펄스의 극성을 결정하는 신호 극성 자동 검출 시스템에 있어서, 입력 펄스 신호의 레벨에 따라 상한 목적값에 근사해가는 업 카운트와 하한 목적값에 근사해가는 다운 카운트를 선별적으로 수행하여 그 결과를 복수의 비트로 출력하는 업-다운 카운터; 업-다운 카운터가 하한 목적값에 도달하였는지 감지하는 하한 감지 수단; 업-다운 카운트가 상한 목적값에 도달하였는지 감지하는 상한 감지 수단; 상한 감지 수단과 하한 감지 수단의 출력 신호로써 상한 목적값또는 하한 목적값 도달 여부에 따라서 입력 펄스 신호의 극성을 판단하는 신호를 출력하는 극성 판단 수단을 구비함을 특징으로 한다.To this end, the automatic signal polarity detection system according to the present invention, in the automatic signal polarity detection system for determining the polarity of the pulse in accordance with the occupancy of the high level and low level, approximating the upper limit target value according to the level of the input pulse signal. An up-down counter for selectively performing an up count and a down count approximating a lower limit target value and outputting the result as a plurality of bits; Lower limit sensing means for sensing whether the up-down counter has reached the lower limit target value; Upper limit detecting means for detecting whether an up-down count has reached an upper limit target value; And an polarity judging means for outputting a signal for judging the polarity of the input pulse signal as the output signal of the upper and lower limit means.
이하, 본 발명에 따른 바람직한 실시예를 첨부 도면을 참조하여 상세히 설명한다.Hereinafter, exemplary embodiments of the present invention will be described in detail with reference to the accompanying drawings.
도 1은 본 발명에 따른 신호의 극성을 자동으로 검출하는 시스템의 구성도로, 입력 신호의 상태에 따라 업-다운 카운팅(Up-Down Counting) 동작을 수행하는 N 비트 업-다운 카운터(N-Bit Up-Down Counter)(100)와, N 비트 업-다운 카운터(100)의 출력이 모두 로우임을 감지하는 NOR 게이트(NOR1), N 비트 업-다운 카운터(100)의 출력이 모두 하이임을 감지하는 AND 게이트(AND1), NOR 게이트(NOR1)의 값을 감지하는 제 1 감지기(200), AND 게이트(AND1)의 값을 감지하는 제 2 감지기(300), 제 2 감지기(300)의 값을 셋(Set) 신호로 제 1 감지기(200)의 값을 리셋(Reset) 신호로 이용하여 입력 신호의 극성을 출력하는 RS 플립플롭(Reset-Set Flip Flop)(400), 및 RS 플립플롭(400)의 셋과 리셋 신호를 입력으로 받는 OR 게이트(OR1)를 구비한다.1 is a configuration of a system for automatically detecting the polarity of the signal according to the present invention, N-bit up-down counter (N-Bit) performing an up-down counting operation according to the state of the input signal Up-Down Counter (100), the NOR gate (NOR1) for detecting that the output of the N-bit up-down counter 100 are all low, the output of the N-bit up-down counter 100 is both high Set values of the first detector 200 detecting the values of the AND gate AND1 and the NOR gate NOR1, the second detector 300 detecting the values of the AND gate AND1, and the second detector 300. RS-set flip-flop (400) and RS flip-flop (400) for outputting the polarity of the input signal by using the value of the first detector 200 as a (Set) signal as a reset signal (Reset) An OR gate OR1 that receives a set and a reset signal as an input is provided.
N 비트 업-다운 카운터(100)는 입력 신호를 업-다운 컨트롤 신호로 사용하여 입력되는 샘플링(Sampling) 클럭에 의해, 입력 신호가 하이인 구간에서는 업 카운팅을 수행하고 로우인 구간에서는 다운 카운팅을 수행한다.The N bit up-down counter 100 performs up counting in the period where the input signal is high and down counting in the period when the input signal is high by a sampling clock input using the input signal as an up-down control signal. To perform.
그리고, 입력 신호의 펄스 폭이 좁으면 카운팅을 하다가 N 비트 업-다운 카운터(100)의 비트 출력 값이 모두 로우이거나 모두 하이가 되지 못하도록 하고, 입력 신호의 펄스 폭이 넓으면 카운팅을 하다가 N 비트 업-다운 카운터(100)의 비트출력 값이 모두 로우이거나 모두 하이가 되도록 N 비트 업-다운 카운터(100)의 비트 수 N과 N 비트 업-다운 카운터(100)의 샘플링 클럭을 결정한다.If the pulse width of the input signal is narrow, counting is performed, and the bit output values of the N-bit up-down counter 100 are not all low or high. If the pulse width of the input signal is wide, counting is performed. The number of bits N of the N-bit up-down counter 100 and the sampling clock of the N-bit up-down counter 100 are determined such that the bit output values of the up-down counter 100 are all low or all high.
즉, 입력되는 신호의 극성이 양극일 때는 신호가 하이인 구간에서 N 비트 업-다운 카운터(100)의 비트 출력 값이 모두 하이에 도달하지 않도록 하고, 극성이 음극일 때는 신호가 로우인 구간에서 N 비트 업-다운 카운터(100)의 비트 출력 값이 모두 로우에 도달하지 않도록 N 비트 업-다운 카운터(100)의 비트 수 N과 샘플링 클럭을 결정한다는 것이다.That is, when the polarity of the input signal is positive, the bit output values of the N-bit up-down counter 100 do not reach high when the signal is high, and when the signal is low when the polarity is negative, The number of bits N of the N bit up-down counter 100 and the sampling clock are determined so that the bit output values of the N bit up-down counter 100 do not all reach low.
도 1에서 N 비트 업-다운 카운터(100)의 비트 수는 6 비트이다.In FIG. 1, the number of bits of the N bit up-down counter 100 is 6 bits.
또한, 샘플링 클럭은 샘플링 에러율(Sampling Error Rate)이 최소가 될 수 있도록 입력 신호의 최소 펄스 폭의 약수가 되는 주기를 갖으며, 입력 신호의 최소 펄스 폭 구간에서도 N 비트 업-다운 카운터(100)의 비트 출력 값이 모두 하이 또는 모두 로우에 도달하지 않으면서 입력되는 신호의 극성 변화를 가장 빨리 감지할 수 있도록 N 비트 업-다운 카운터(100)의 비트 수 N과 조합하여 결정한다.In addition, the sampling clock has a period that is a divisor of the minimum pulse width of the input signal so that the sampling error rate can be minimized, and the N bit up-down counter 100 is also provided in the minimum pulse width section of the input signal. The bit output value of is determined in combination with the number N of bits of the N bit up-down counter 100 so that the polarity change of the input signal can be detected most quickly without reaching all highs or lows.
이렇게 하여, N 비트 업-다운 카운터(100)의 비트 출력 값이 하이가 감지되지 않는 상태가 계속되면 입력되는 신호를 양극으로, 로우가 감지되지 않는 상태가 계속되면 입력되는 신호를 음극으로 판단 되도록 NOR 게이트(NOR1)와 AND 게이트(AND1)를 이용하여 이에 따른 극성 플래그(Flag)를 RS 플립플롭(400)으로 출력하는 것이다.In this way, the bit output value of the N-bit up-down counter 100 determines that the input signal is positive when the state in which the high is not detected continues, and the input signal is negative when the state in which the low is not detected continues. The polarity flag Flag according to the NOR gate NOR1 and the AND gate AND1 is output to the RS flip-flop 400.
여기서 제 1 감지기(200)와 제 2 감지기(300)는 스위치로 구현될 수 있다.Here, the first detector 200 and the second detector 300 may be implemented as a switch.
이에, 제 1 감지기(200)는 N 비트 업-다운 카운터(100)의 비트 출력 값이 모두 로우이면 NOR 게이트(NOR1)의 출력이 하이가 되므로 이에 스위치를 연결하여 RS 플립플롭(400)의 리셋 신호를 전달한다.Accordingly, when the bit output values of the N bit up-down counter 100 are all low, the first detector 200 resets the RS flip-flop 400 by connecting a switch to the output of the NOR gate NOR1. Pass the signal.
그리고, 제 2 감지기(300)는 N 비트 업-다운 카운터(100)의 비트 출력 값이 모두 하이이면 AND 게이트(AND1)의 출력이 하이가 되므로 이에 스위치를 연결하여 RS 플립플롭(400)의 셋 신호를 전달한다.If the bit output values of the N bit up-down counter 100 are all high, the output of the AND gate AND1 becomes high. Therefore, the second detector 300 connects a switch to the set of the RS flip-flop 400. Pass the signal.
또한, 제 1 감지기(200)와 제 2 감지기(300)의 출력을 OR 게이트(OR1)에 입력시켜 시스템의 인터럽트 요청 신호로 사용함으로써 입력되는 신호의 극성 변화를 시스템에 신속하게 통보할 수 있다.In addition, by inputting the outputs of the first detector 200 and the second detector 300 to the OR gate OR1 and using the interrupt request signal of the system, it is possible to quickly notify the system of the change in polarity of the input signal.
입력 신호에 따른 N 비트 업-다운 카운터(100) 값의 변화와 그에 따른 입력 신호의 극성 검출에 관한 동작 타이밍도는 도 2와 같다.2 is a diagram illustrating an operation timing of the change of the value of the N bit up-down counter 100 according to the input signal and the detection of the polarity of the input signal.
N 비트 업-다운 카운터(100)가 다운 카운팅에서 업 카운팅으로 전환되거나, 업 카운팅에서 다운 카운팅으로 전환되거나, 또는 홀딩(Holding) 상태에서 업 또는 다운 카운팅으로 전환되는 것은, 신호가 입력되고 있다는 것을 의미한다.The N bit up-down counter 100 switches from down counting to up counting, from up counting to down counting, or from holding to up or down counting, indicating that a signal is being input. it means.
그리고, N 비트 업-다운 카운터(100)의 값이 카운팅 되다가 모두 하이 또는 모두 로우에 도달하게 되면 그 값을 유지한 상태로 입력 신호가 로우나 하이로 변할 때까지 카운팅 동작을 멈춘다.When the value of the N bit up-down counter 100 reaches the high or all low values, the counting operation is stopped until the input signal changes to low or high while maintaining the value.
그리하여, N 비트 업-다운 카운터(100)의 값이 모두 하이 또는 모두 로우가 되면 제 1 감지기(200) 또는 제 2 감지기(300)에서 감지를 하여 그 출력이 RS 플립플롭(400)으로 입력된다.Thus, when the values of the N-bit up-down counter 100 are all high or all low, the first detector 200 or the second detector 300 senses the output, and the output thereof is input to the RS flip-flop 400. .
이러한 제 1 감지기(200) 또는 제 2 감지기(300)의 출력 변화는 입력되는 신호의 극성 변화를 의미하며, N 비트 업-다운 카운터(100)의 값이 모두 로우인 경우에는 RS 플립플롭(400)의 출력이 로우가 되어 극성이 양극임이 판단되고, 이 상태에서 N 비트 업-다운 카운터(100)의 값이 업 카운팅 되더라도 모두 하이까지 올라가지 않으면 RS 플립플롭(400)의 값엔 변화가 없으므로 입력되는 신호의 펄스만 변화될 뿐 극성의 변화는 없다는 것을 알 수 있다.The output change of the first detector 200 or the second detector 300 indicates a change in polarity of the input signal. When the values of the N bit up-down counter 100 are all low, the RS flip-flop 400 is used. ) Output is low and the polarity is determined to be positive.In this state, even though the value of the N bit up-down counter 100 is up counted, if all the values are not raised to high, the value of the RS flip-flop 400 is not changed. It can be seen that only the pulse of the signal is changed but no change in polarity.
마찬가지로, N 비트 업-다운 카운터(100)의 값이 모두 하이인 경우에는 RS 플립플롭(400)의 출력이 하이가 되어 극성이 음극임이 판단되고, 이 상태에서 N 비트 업-다운 카운터(100)의 값이 다운 카운팅 되더라도 모두 로우까지 내려가지 않으면 RS 플립플롭(400)의 값엔 변화가 없으므로 입력되는 신호의 펄스만 변화될 뿐 극성의 변화는 없다는 것을 알 수 있다.Similarly, when the values of the N bit up-down counter 100 are all high, it is determined that the output of the RS flip-flop 400 is high and the polarity is negative, and in this state, the N bit up-down counter 100 Even if the value of is down counted, if all the values do not go down to low, since the value of the RS flip-flop 400 does not change, it can be seen that only the pulse of the input signal is changed but the polarity is not changed.
즉, N 비트 업-다운 카운터(100)의 값이 모두 하이에서 모두 로우로 변화되거나, 모두 로우에서 모두 하이로 변화되어야 입력되는 신호의 극성에 변화가 있음이 감지되어, RS 플립플롭(400)의 출력에 변화가 생긴다.That is, when the values of the N bit up-down counter 100 all change from high to all low or all low to all high, it is sensed that there is a change in polarity of the input signal, so that the RS flip-flop 400 Changes in the output.
따라서, RS 플립플롭(400)의 출력인 극성 플래그(Polarity Flag)의 값이 로우이면 입력되는 신호의 극성은 양극이고, 극성 플래그의 값이 하이이면 입력되는 신호의 극성은 음극임을 알 수 있다.Therefore, when the value of the polarity flag (Polarity Flag) output of the RS flip-flop 400 is low, it can be seen that the polarity of the input signal is a positive pole, and the polarity of the input signal is a negative pole when the polarity flag value is high.
이상의 설명에서는 입력 신호의 극성이, 입력 신호의 로우인 상태가 하이인 상태보다 길면 그 극성이 양극이고, 하이인 상태가 로우인 상태보다 길면 그 극성은 음극인 것으로 가정하고 설명한 것으로, 이는 입력 신호의 특성에 따라 다르게 본 발명에 적용될 수 있다.In the above description, it is assumed that the polarity of the input signal is positive when the low state of the input signal is longer than the high state, and the polarity of the input signal is negative when the high state is longer than the low state. Depending on the nature of the can be applied to the present invention.
상술된 바와 같이, 본 발명은 입력 신호가 변할 때마다 우선 순위가 가장 높은 인터럽트를 사용해야 하는 기존의 방식과는 달리, 입력 신호의 극성에 변화가 생겼을 때에만 인터럽트를 사용함으로써 시스템의 성능 저하 현상을 최소화할 수 있는 효과가 있다.As described above, the present invention, unlike the conventional method of using the highest priority interrupt every time the input signal changes, uses the interrupt only when the polarity of the input signal changes, thereby reducing the performance of the system. There is an effect that can be minimized.
또한, 타이머(Timer)나 카운터 같은 시스템의 자원을 사용하지 않고 독자적인 하드웨어를 사용함으로써 시스템의 자원의 활용도를 높일 수 있는 효과가 있다.In addition, it is possible to increase the utilization of the resources of the system by using unique hardware without using the system resources such as a timer or a counter.
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Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
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| US20100122007A1 (en) * | 2008-11-12 | 2010-05-13 | Microchip Technology Incorporated | Microcontroller with configurable logic array |
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2002
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Legal Events
| Date | Code | Title | Description |
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| WITB | Written withdrawal of application |