KR20040002119A - Method for Forming Field Area in Semiconductor Device - Google Patents
Method for Forming Field Area in Semiconductor Device Download PDFInfo
- Publication number
- KR20040002119A KR20040002119A KR1020020037549A KR20020037549A KR20040002119A KR 20040002119 A KR20040002119 A KR 20040002119A KR 1020020037549 A KR1020020037549 A KR 1020020037549A KR 20020037549 A KR20020037549 A KR 20020037549A KR 20040002119 A KR20040002119 A KR 20040002119A
- Authority
- KR
- South Korea
- Prior art keywords
- field region
- substrate
- polysilicon
- oxide film
- forming
- Prior art date
Links
- 238000000034 method Methods 0.000 title claims abstract description 44
- 239000004065 semiconductor Substances 0.000 title claims abstract description 13
- 229910021420 polycrystalline silicon Inorganic materials 0.000 claims abstract description 41
- 229920005591 polysilicon Polymers 0.000 claims abstract description 41
- 239000000758 substrate Substances 0.000 claims abstract description 30
- 238000000151 deposition Methods 0.000 claims description 5
- 230000001590 oxidative effect Effects 0.000 claims description 4
- 230000008021 deposition Effects 0.000 claims 1
- 238000005498 polishing Methods 0.000 abstract description 2
- 239000000126 substance Substances 0.000 abstract description 2
- 238000007254 oxidation reaction Methods 0.000 description 9
- 238000005530 etching Methods 0.000 description 6
- 150000004767 nitrides Chemical class 0.000 description 6
- 238000002955 isolation Methods 0.000 description 4
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 3
- 229910021417 amorphous silicon Inorganic materials 0.000 description 3
- 238000004140 cleaning Methods 0.000 description 3
- 238000007796 conventional method Methods 0.000 description 3
- 230000003647 oxidation Effects 0.000 description 3
- 229920002120 photoresistant polymer Polymers 0.000 description 3
- 229910052710 silicon Inorganic materials 0.000 description 3
- 239000010703 silicon Substances 0.000 description 3
- 230000015572 biosynthetic process Effects 0.000 description 2
- 230000000694 effects Effects 0.000 description 2
- 241000293849 Cordylanthus Species 0.000 description 1
- 230000008878 coupling Effects 0.000 description 1
- 238000010168 coupling process Methods 0.000 description 1
- 238000005859 coupling reaction Methods 0.000 description 1
- 230000006866 deterioration Effects 0.000 description 1
- 238000005516 engineering process Methods 0.000 description 1
- 238000004519 manufacturing process Methods 0.000 description 1
- 239000000463 material Substances 0.000 description 1
- 238000002360 preparation method Methods 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
- H01L21/76—Making of isolation regions between components
- H01L21/762—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers
- H01L21/76224—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers using trench refilling with dielectric materials
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
- H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
- H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
- H01L21/302—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to change their surface-physical characteristics or shape, e.g. etching, polishing, cutting
- H01L21/306—Chemical or electrical treatment, e.g. electrolytic etching
- H01L21/308—Chemical or electrical treatment, e.g. electrolytic etching using masks
- H01L21/3081—Chemical or electrical treatment, e.g. electrolytic etching using masks characterised by their composition, e.g. multilayer masks, materials
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
- H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
- H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
- H01L21/31—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
- H01L21/3205—Deposition of non-insulating-, e.g. conductive- or resistive-, layers on insulating layers; After-treatment of these layers
- H01L21/32055—Deposition of semiconductive layers, e.g. poly - or amorphous silicon layers
Landscapes
- Engineering & Computer Science (AREA)
- Physics & Mathematics (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Manufacturing & Machinery (AREA)
- Computer Hardware Design (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Power Engineering (AREA)
- Element Separation (AREA)
- Local Oxidation Of Silicon (AREA)
Abstract
Description
본 발명은 반도체 소자에 관한 것으로 특히, 도핑된 폴리 실리콘을 마스크로 이용하여 필드 영역의 프로파일 특성을 개선한 반도체 소자의 필드 영역 형성 방법에 관한 것이다.BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a semiconductor device, and more particularly, to a method of forming a field region of a semiconductor device in which a profile characteristic of a field region is improved by using doped polysilicon as a mask.
일반적으로 반도체 소자가 점차로 고집적화됨에 따라 그에 따른 여러 가지 방법 중 소자 필드 영역(이하, 필드 영역)과 소자 형성 영역 즉, 활성 영역(이하 액티브 영역)의 크기를 축소하는 방법들이 제안되고 있다.In general, as semiconductor devices are increasingly integrated, methods for reducing the size of device field regions (hereinafter, referred to as field regions) and device formation regions, that is, active regions (hereinafter, referred to as active regions), have been proposed.
이러한 필드 영역의 형성 기술로는 로코스(LOCOS : LOCal Oxidation of Silicon) 공정을 사용하였다. 이러한 로코스 공정을 이용한 필드 영역 형성 공정은 그 공정이 간단하고 재현성이 우수하다는 장점이 있어 많이 사용되고 있다.As a technology for forming the field region, a LOCOS (LOCal Oxidation of Silicon) process was used. The field region forming process using the LOCOS process has been widely used because of its advantages that the process is simple and excellent in reproducibility.
그러나 소자가 점차로 고집적화됨에 따라 로코스 공정으로 필드 영역을 형성하는 경우, 활성 영역으로 확장되는 격리 산화막 에지부의 버즈 빅(bird's beak) 발생 때문에 활성 영역의 면적의 축소되어 64MB급 이상의 디램(DRAM : Dynamic Random Access Memory) 소자에서 사용하기에는 적합하지 못한 것으로 알려져 있다.However, when the field region is formed by the LOCOS process as the device is gradually integrated, the area of the active region is reduced due to the occurrence of bird's beak at the edge of the isolation oxide that extends into the active region, and thus the DRAM area of 64MB or more is increased. Random Access Memory) is not suitable for use in devices.
그래서 종래 로코스를 이용한 필드 영역을 형성 방법에는 버즈 빅의 생성을 방지하거나 또는 버즈 빅을 제거하여 필드 영역을 축소하고 활성 영역을 늘리는 등의 어드밴스트 로코스(Advanced LOCOS) 공정이 제안되어 64MB 또는 256 MB 급 DRAM의 제조 공정에서 사용되었다.Therefore, in the conventional method of forming a field region using LOCOS, an advanced LOCOS process such as preventing the generation of buzz big or removing the buzz big to reduce the field area and increase the active area has been proposed. It was used in the manufacturing process of 256 MB DRAM.
그러나, 이러한 어드밴스트 로코스 공정을 이용한 필드 영역의 형성 공정도 셀 영역의 면적인 0.2㎛ 이하를 요구하는 기가(GIGA)급 이상의 DRAM에서는 격리 여역이 차지하는 면적이 크다는 문제점과 로코스 공정으로 형성되는 필드 산화막이 실리콘 기판과의 계면에서 형성되면서 실리콘 기판의 농도가 필드 산화막과 결합함으로 인해 낮아지게 되어 결과적으로 누설 전류가 발생하는 등의 문제점이 발생하여 필드 영역의 특성이 나빠지므로 기가 DRAM 급 이상의 필드 영역 형성 방법으로 필드 영역의 두께 조절이 용이하고 격리 효과를 높일 수 있는 트렌치를 이용한 필드 영역 형성 방법이 제안되었다.However, the process of forming the field region using the advanced locus process also has a problem that the area occupied by the isolation region is large in a GIGA class or larger DRAM which requires 0.2 µm or less of the cell area and is formed by the locos process. As the field oxide film is formed at the interface with the silicon substrate, the concentration of the silicon substrate becomes lower due to the coupling with the field oxide film, resulting in problems such as leakage current, resulting in deterioration of the characteristics of the field region. As a method of forming a region, a method of forming a field region using a trench that can easily control the thickness of the field region and increase the isolation effect has been proposed.
이하에서는 현재 초집적 소자에 주로 이용하고 있는 STI(Shllow TrenchIsolation) 공정으로 필드 영역을 형성하는 방법에 대해 기술한다.Hereinafter, a method of forming a field region by a slow trench isolation (STI) process, which is mainly used for a super integrated device, will be described.
첨부된 도면을 참조하여 종래의 반도체 소자의 필드 영역 형성 방법을 설명하면 다음과 같다.Referring to the accompanying drawings, a method of forming a field region of a conventional semiconductor device is as follows.
도 1a 내지 도 1c는 종래의 필드 영역 형성 방법을 나타낸 공정 단면도이다.1A to 1C are cross-sectional views illustrating a conventional method for forming field regions.
도 1a와 같이, 기판 상에 패드 산화막, 패드 질화막을 차례로 증착한다.As shown in FIG. 1A, a pad oxide film and a pad nitride film are sequentially deposited on the substrate.
상기 패드 질화막 상부에 감광막을 도포한 후, 이를 노광 및 현상하여 소정 부위를 제거한다. 상기 제거된 부위가 이후의 공정에서 필드 영역으로 정의될 부분이다.After the photoresist is coated on the pad nitride layer, the photoresist layer is exposed and developed to remove a predetermined portion. The removed area is the part that will be defined as the field area in a later process.
도 1b와 같이, 상기 감광막을 마스크로 하여 패드 질화막, 패드 산화막을 제거하고, 계속하여 기판을 소정 깊이 제거한다. 이 때, 제거되는 기판의 형태는 트렌치 형으로, 바로 트렌치 형으로 형성된 부분이 필드 영역이 된다.As shown in Fig. 1B, the pad nitride film and the pad oxide film are removed using the photosensitive film as a mask, and the substrate is subsequently removed to a predetermined depth. At this time, the shape of the substrate to be removed is trench type, and the portion formed immediately in the trench type becomes a field region.
이 때, 상기 패드 산화막과 패드 질화막은 식각률의 차이로 상기 패드 산화막은 기판과 동일 폭으로 식각이 가능하나, 상기 패드 질화막은 이에 비해 식각률이 낮기 때문에 조금 돌출된 형태이다.In this case, the pad oxide film and the pad nitride film may be etched with the same width as the substrate due to the difference in the etching rate, but the pad nitride film is slightly protruded because of the low etching rate.
도 1c와 같이, 상기 노출된 기판에 옥시데이션 공정을 진행하게 되는데, 옥시데이션 비율은 노출된 기판 전면에서 일정하지 않고, 상기 필드 영역 상부 에지, 즉, 패드 산화막과 패드 산화막이 만나는 부위에서 그 차이가 심하다.As shown in FIG. 1C, an oxidization process is performed on the exposed substrate, and the oxidization ratio is not constant on the exposed substrate front surface, and the difference at the upper edge of the field region, that is, the area where the pad oxide film and the pad oxide film meet. Is bad.
따라서, 이후의 상기 트렌치 형의 필드 영역에 산화막을 채우는 갭 필(Gap Fill) 공정 후, 평탄화 공정 및 세정 공정을 진행시 상기 필드 영역의 상부 에지는 계속적인 어택을 받게 되어 모우트(moat) 현상이 심하다.Accordingly, after a gap fill process in which an oxide film is filled in the trench type field region, the upper edge of the field region is continuously attacked during the planarization process and the cleaning process, resulting in a moat phenomenon. This is bad.
상기와 같은 종래의 반도체 소자의 필드 영역 형성 방법은 다음과 같은 문제점이 있다.The field area forming method of the conventional semiconductor device as described above has the following problems.
종래에는 질화막을 트렌치 필드 영역을 정의하기 위한 패드로 사용하여 필드 영역 상부 에지가 노출되고, 노출된 부분이 이후의 세정 공정 및 식각 공정에서 어택을 받아 모우트(moat)가 발생하곤 하였다.Conventionally, the nitride film is used as a pad for defining the trench field region, and the upper edge of the field region is exposed, and the exposed portion is attacked in subsequent cleaning and etching processes to generate moat.
본 발명은 상기와 같은 문제점을 해결하기 위해 안출한 것으로 도핑된 폴리 실리콘을 마스크로 이용하여 필드 영역의 프로파일 특성을 개선한 반도체 소자의 필드 영역 형성 방법을 제공하는 데, 그 목적이 있다.An object of the present invention is to provide a method for forming a field region of a semiconductor device in which the profile characteristic of the field region is improved by using a doped polysilicon as a mask to solve the above problems.
도 1a 내지 도 1c는 종래의 필드 영역 형성 방법을 나타낸 공정 단면도1A to 1C are cross-sectional views illustrating a conventional method for forming field regions.
도 2a 내지 도 2g는 본 발명의 필드 영역 형성 방법을 나타낸 공정 단면도2A to 2G are cross-sectional views illustrating a method of forming a field region according to the present invention.
도면의 주요 부분에 대한 부호 설명Explanation of symbols for the main parts of drawings
21 : 기판 22 : 패드 산화막21 substrate 22 pad oxide film
23 : 도핑된 폴리 실리콘 24 : 감광막23 doped polysilicon 24 photosensitive film
25 : 제 1 산화막 26 : 제 2 산화막25: first oxide film 26: second oxide film
상기와 같은 목적을 달성하기 위한 본 발명의 반도체 소자의 필드 영역 형성 방법은 기판 상에 패드 산화막, 폴리 실리콘을 차례로 증착하는 단계와, 상기 폴리 실리콘을 선택적으로 제거한 후, 상기 폴리 실리콘을 마스크로 하여 패드 산화막, 기판의 소정 깊이를 제거하여 필드 영역을 정의하는 단계와, 상기 폴리 실리콘을 포함한 기판 전면에 옥시데이션을 진행하여 제 1 산화막을 형성하는 단계와, 상기 산화막을 포함한 기판 전면에 상기 필드 영역을 채우도록 제 2 산화막을 증착하는 단계와, 상기 폴리 실리콘 표면을 엔드 포인트로 하여 평탄화 공정을 진행하는 단계와, 상기 폴리 실리콘을 제거하는 단계를 포함하여 이루어짐을 특징으로 한다.In order to achieve the above object, a method of forming a field region of a semiconductor device according to an embodiment of the present invention includes depositing a pad oxide film and polysilicon on a substrate in sequence, selectively removing the polysilicon, and then using the polysilicon as a mask. Defining a field region by removing a pad oxide film and a predetermined depth of the substrate, oxidizing the entire surface of the substrate including the polysilicon to form a first oxide layer, and forming the field region on the entire surface of the substrate including the oxide film. And depositing a second oxide film to fill the gap, performing a planarization process using the polysilicon surface as an end point, and removing the polysilicon.
여기서, 상기 폴리 실리콘은 도핑되어 있음이 바람직하다.Here, the polysilicon is preferably doped.
이하, 첨부된 도면을 참조하여 본 발명의 반도체 소자의 필드 영역 형성 방법을 상세히 설명하면 다음과 같다.Hereinafter, a method of forming a field region of a semiconductor device of the present invention will be described in detail with reference to the accompanying drawings.
도 2a 내지 도 2g는 본 발명의 필드 영역 형성 방법을 나타낸 공정 단면도이다.2A to 2G are cross-sectional views illustrating a method of forming a field region according to the present invention.
도 2a와 같이, 기판(21) 상에 패드 산화막(22), 도핑된 폴리 실리콘(230을 차례로 증착한다.As illustrated in FIG. 2A, the pad oxide layer 22 and the doped polysilicon 230 are sequentially deposited on the substrate 21.
도 2b와 같이, 상기 도핑된 폴리 실리콘(23) 상에 감광막(24)을 전면 도포하고, 이를 노광 및 현상하여 필드 영역을 정의한다.As shown in FIG. 2B, the photoresist film 24 is entirely coated on the doped polysilicon 23, and is exposed and developed to define a field region.
도 2c와 같이, 상기 감광막(24)을 마스크로 하여 상기 도핑된 폴리 실리콘(23a)을 선택적으로 제거한 후, 계속하여 상기 도핑된 폴리 실리콘(23a)을 마스크로 하여 패드 산화막(22a), 기판(21a)의 소정 깊이를 제거하여 필드 영역을 정의한다.As shown in FIG. 2C, the doped polysilicon 23a is selectively removed using the photosensitive film 24 as a mask, followed by the pad oxide film 22a and the substrate (using the doped polysilicon 23a as a mask). The field area is defined by removing a predetermined depth of 21a).
도 2d와 같이, 상기 도핑된 폴리 실리콘(23b)을 포함한 기판(21a) 전면에 옥시데이션(oxidation)을 진행하여 제 1 산화막(25)을 형성한다.As shown in FIG. 2D, the first oxide layer 25 is formed by oxidizing the entire surface of the substrate 21a including the doped polysilicon 23b.
일반적으로 도핑된 폴리 실리콘과 비정질 실리콘 간에 옥시데이션 비율(oxidation rate)의 차이는 약 2 내지 3배로, 상기 도핑된 폴리 실리콘이 우수한 것으로 알려져 있다.In general, the difference in oxidation rate between doped polysilicon and amorphous silicon is about 2-3 times, which is known to be superior to the doped polysilicon.
즉, 본 발명의 필드 영역 형성과 같이, 비정질 실리콘 성분의 기판(21b)에서 이루어지는 옥시데이션 정도와 상부의 도핑된 폴리 실리콘(23b)에서 이루어지는 옥시데이션 정도를 살펴보면, 각 영역에서 형성되는 제 1 산화막(25)은 도핑된 폴리 실리콘(23b) 쪽의 산화율이 높아 두껍게 상기 도핑된 실리콘(23b)을 잠식하여 형성되고, 상기 도핑된 폴리 실리콘(23b) 쪽의 제 1 산화막(25) 두께의 반 이하로 상기 기판(21b)을 잠식하여 형성되게 된다.That is, as shown in the field region formation of the present invention, the degree of oxidization formed in the substrate 21b of the amorphous silicon component and the degree of oxidization formed in the doped polysilicon 23b on the upper side are described. 25 is formed by encroaching on the doped polysilicon 23b and having a high oxidation rate on the doped polysilicon 23b, and less than half the thickness of the first oxide layer 25 on the doped polysilicon 23b. The substrate 21b is formed by encroaching on the substrate 21b.
도 2e와 같이, 상기 제 1 산화막(25)을 포함한 기판(21b) 전면에 상기 필드 영역을 채우도록 제 2 산화막(26)을 증착한다.As illustrated in FIG. 2E, the second oxide layer 26 is deposited on the entire surface of the substrate 21b including the first oxide layer 25 to fill the field region.
이 때는 상기 트렌치를 채우도록 충분히 제 2 산화막(26)을 증착한다. 이 경우 상기 트렌치로 인해 표면의 굴곡의 차이가 있으므로, 증착되는 제 2 산화막(26) 역시 완전히 평탄하게 증착되지는 않고, 상기 트렌치 부분에서는 좀더 내려오도록 증착된다.At this time, the second oxide film 26 is sufficiently deposited to fill the trench. In this case, since there is a difference in the curvature of the surface due to the trench, the second oxide layer 26 to be deposited is also not deposited evenly and is deposited to be further down in the trench portion.
도 2f와 같이, 상기 도핑된 폴리 실리콘(23b) 표면을 엔드 포인트로 하여 평탄화 공정을 진행한다.As shown in FIG. 2F, the planarization process is performed using the doped polysilicon 23b surface as an end point.
이 때 옥시데이션으로 상기 필드 영역 측부에 형성되는 제 1 산화막과 제 2 산화막은 동일한 필드 산화막으로 도면에서는 동일한 번호 26a로 부여하여 동일 물질임을 나타내었다.At this time, the first oxide film and the second oxide film formed on the side of the field region by oxidization are the same field oxide film, and the same material is denoted by the same reference numeral 26a in the drawing.
도 2g와 같이, 상기 남아있는 도핑된 폴리 실리콘(23b)을 제거하여 필드 산화막만으로 이루어진 필드 영역의 형성 공정을 완료한다.As shown in FIG. 2G, the remaining doped polysilicon 23b is removed to complete the process of forming the field region including only the field oxide film.
이 때는 폴리 실리콘에 대해 식각비가 우수한 식각 에천트를 이용하여 남아있는 상기 도핑된 폴리 실리콘(23b)을 제거하도록 한다.At this time, the remaining doped polysilicon 23b is removed using an etching etchant having a good etching ratio with respect to polysilicon.
이 경우 필드 산화막이 액티브 영역 안으로 들어와 있으므로, 이후의 필드 영역 상부에서도 세정 공정이나 식각 공정에서 어택을 작게 받는다.In this case, since the field oxide film enters into the active region, the attack is also reduced in the cleaning process or the etching process even on the subsequent field region.
상기와 같은 본 발명의 반도체 소자의 필드 영역 형성 방법은 다음과 같은 효과가 있다.The field region forming method of the semiconductor device of the present invention as described above has the following effects.
CMP(Chemical Mechanical Polishing) 공정에 대비하여 기판을 보호하기 위한 패드로 질화막 대신 도핑된 폴리 실리콘을 사용함으로써, 옥시데이션 공정을 진행하여 비정질 실리콘과 도핑된 폴리 실리콘간의 옥시데이션의 두께 차이를 이용하여 필드 산화막이 액티브 안으로 밀려들어가게 형성하여 필드 영역 상부에서 모우트를 방지할 수 있다.By using doped polysilicon as a pad to protect the substrate in preparation for CMP (Chemical Mechanical Polishing) process, the oxidization process is performed to take advantage of the oxidative thickness difference between amorphous silicon and doped polysilicon. The oxide film is formed to be pushed into the active to prevent the moat from above the field region.
따라서, 필드 영역의 프로파일으 안정하게 하여 소자의 신뢰성을 향상시킬 수 있다.Therefore, the reliability of the device can be improved by making the profile of the field region stable.
Claims (2)
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1020020037549A KR20040002119A (en) | 2002-06-29 | 2002-06-29 | Method for Forming Field Area in Semiconductor Device |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1020020037549A KR20040002119A (en) | 2002-06-29 | 2002-06-29 | Method for Forming Field Area in Semiconductor Device |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| KR20040002119A true KR20040002119A (en) | 2004-01-07 |
Family
ID=37313838
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| KR1020020037549A KR20040002119A (en) | 2002-06-29 | 2002-06-29 | Method for Forming Field Area in Semiconductor Device |
Country Status (1)
| Country | Link |
|---|---|
| KR (1) | KR20040002119A (en) |
-
2002
- 2002-06-29 KR KR1020020037549A patent/KR20040002119A/en not_active Application Discontinuation
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US6124184A (en) | Method for forming isolation region of semiconductor device | |
| KR100204023B1 (en) | Method for forming an element isolation region in a semiconductor device | |
| KR100305026B1 (en) | Manufacturing method of semiconductor device | |
| KR20040002119A (en) | Method for Forming Field Area in Semiconductor Device | |
| KR100232198B1 (en) | Method of forming an element isolation region in a semiconductor device | |
| KR100419754B1 (en) | A method for forming a field oxide of a semiconductor device | |
| KR0176198B1 (en) | Method for forming isolation film semiconductor device | |
| KR20020096136A (en) | Method for manufacturing isolation of semiconductor device | |
| KR100205339B1 (en) | Method for forming isolation region of semiconductor device | |
| KR100954418B1 (en) | Method for forming isolation layer of semiconductor device | |
| KR100752219B1 (en) | Method for manufacturing isolation of semiconductor device | |
| KR100351904B1 (en) | method for forming isolation film of semiconductor device | |
| KR20040002121A (en) | Method for Forming Field Area in Semiconductor Device | |
| KR100204022B1 (en) | Method for forming an element isolation region in a semiconductor device | |
| KR100446279B1 (en) | Method of etching trench of semiconductor device for forming isolation layer by using shallow trench | |
| KR20030000436A (en) | Method for manufacturing isolation of semiconductor device | |
| KR0161727B1 (en) | Element isolation method of semiconductor device | |
| KR100277870B1 (en) | Method of forming an isolation region of a semiconductor device | |
| KR100373710B1 (en) | manufacturing method of shallow trench isolation of semiconductor devices | |
| KR100274977B1 (en) | Trench manufacturing method for isolation semiconductor device | |
| KR100252908B1 (en) | Method for forming field region of semiconductor device | |
| KR100239454B1 (en) | Method of forming an element isolation region in a semiconductor device | |
| KR20020010806A (en) | Method of forming isolation in semiconductor device | |
| KR20010064963A (en) | method for forming isolation region of semiconductor device | |
| KR20010063864A (en) | Fabricating method for semiconductor device |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| N231 | Notification of change of applicant | ||
| WITN | Withdrawal due to no request for examination |