KR20030095591A - Method For Manufacturing Semiconductor Devices - Google Patents
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- 238000000034 method Methods 0.000 title claims abstract description 45
- 239000004065 semiconductor Substances 0.000 title claims abstract description 24
- 238000004519 manufacturing process Methods 0.000 title claims abstract description 14
- 239000010410 layer Substances 0.000 claims abstract description 91
- 239000011229 interlayer Substances 0.000 claims abstract description 35
- 239000000758 substrate Substances 0.000 claims abstract description 26
- 238000005530 etching Methods 0.000 claims abstract description 24
- 150000004767 nitrides Chemical class 0.000 claims description 9
- 238000001039 wet etching Methods 0.000 claims description 5
- 230000002265 prevention Effects 0.000 claims description 3
- 239000000463 material Substances 0.000 claims description 2
- 230000008569 process Effects 0.000 description 33
- 229910021332 silicide Inorganic materials 0.000 description 10
- FVBUAEGBCNSCDD-UHFFFAOYSA-N silicide(4-) Chemical compound [Si-4] FVBUAEGBCNSCDD-UHFFFAOYSA-N 0.000 description 10
- 230000008018 melting Effects 0.000 description 9
- 238000002844 melting Methods 0.000 description 9
- 239000002184 metal Substances 0.000 description 9
- 229910052751 metal Inorganic materials 0.000 description 9
- 125000006850 spacer group Chemical group 0.000 description 9
- 229910021420 polycrystalline silicon Inorganic materials 0.000 description 7
- 239000010936 titanium Substances 0.000 description 7
- 229920002120 photoresistant polymer Polymers 0.000 description 6
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 5
- RTAQQCXQSZGOHL-UHFFFAOYSA-N Titanium Chemical compound [Ti] RTAQQCXQSZGOHL-UHFFFAOYSA-N 0.000 description 5
- 238000005229 chemical vapour deposition Methods 0.000 description 5
- 230000000873 masking effect Effects 0.000 description 5
- 229910052710 silicon Inorganic materials 0.000 description 5
- 239000010703 silicon Substances 0.000 description 5
- 229910052719 titanium Inorganic materials 0.000 description 5
- BOTDANWDWHJENH-UHFFFAOYSA-N Tetraethyl orthosilicate Chemical compound CCO[Si](OCC)(OCC)OCC BOTDANWDWHJENH-UHFFFAOYSA-N 0.000 description 4
- 230000000694 effects Effects 0.000 description 4
- 239000012535 impurity Substances 0.000 description 4
- 238000010586 diagram Methods 0.000 description 3
- 238000003475 lamination Methods 0.000 description 3
- 238000004904 shortening Methods 0.000 description 3
- 229910021341 titanium silicide Inorganic materials 0.000 description 3
- QAOWNCQODCNURD-UHFFFAOYSA-N Sulfuric acid Chemical compound OS(O)(=O)=O QAOWNCQODCNURD-UHFFFAOYSA-N 0.000 description 2
- 238000006243 chemical reaction Methods 0.000 description 2
- 230000007547 defect Effects 0.000 description 2
- 229910021421 monocrystalline silicon Inorganic materials 0.000 description 2
- 230000003647 oxidation Effects 0.000 description 2
- 238000007254 oxidation reaction Methods 0.000 description 2
- NLXLAEXVIDQMFP-UHFFFAOYSA-N Ammonium chloride Substances [NH4+].[Cl-] NLXLAEXVIDQMFP-UHFFFAOYSA-N 0.000 description 1
- VHUUQVKOLVNVRT-UHFFFAOYSA-N Ammonium hydroxide Chemical compound [NH4+].[OH-] VHUUQVKOLVNVRT-UHFFFAOYSA-N 0.000 description 1
- MHAJPDPJQMAIIY-UHFFFAOYSA-N Hydrogen peroxide Chemical compound OO MHAJPDPJQMAIIY-UHFFFAOYSA-N 0.000 description 1
- 230000009471 action Effects 0.000 description 1
- 235000011114 ammonium hydroxide Nutrition 0.000 description 1
- 238000004380 ashing Methods 0.000 description 1
- 230000015572 biosynthetic process Effects 0.000 description 1
- 239000000969 carrier Substances 0.000 description 1
- 230000008859 change Effects 0.000 description 1
- 238000007796 conventional method Methods 0.000 description 1
- 238000000151 deposition Methods 0.000 description 1
- 238000001312 dry etching Methods 0.000 description 1
- 238000005516 engineering process Methods 0.000 description 1
- 239000012212 insulator Substances 0.000 description 1
- 230000010354 integration Effects 0.000 description 1
- 238000005468 ion implantation Methods 0.000 description 1
- 150000002500 ions Chemical class 0.000 description 1
- 238000002955 isolation Methods 0.000 description 1
- 238000004518 low pressure chemical vapour deposition Methods 0.000 description 1
- 238000012986 modification Methods 0.000 description 1
- 230000004048 modification Effects 0.000 description 1
- 238000000206 photolithography Methods 0.000 description 1
- 230000004044 response Effects 0.000 description 1
- 229910052814 silicon oxide Inorganic materials 0.000 description 1
- 239000002210 silicon-based material Substances 0.000 description 1
- 238000004544 sputter deposition Methods 0.000 description 1
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-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/66007—Multistep manufacturing processes
- H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
- H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
- H01L29/66409—Unipolar field-effect transistors
- H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
- H01L29/665—Unipolar field-effect transistors with an insulated gate, i.e. MISFET using self aligned silicidation, i.e. salicide
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/66007—Multistep manufacturing processes
- H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
- H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
- H01L29/66409—Unipolar field-effect transistors
- H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
- H01L29/6656—Unipolar field-effect transistors with an insulated gate, i.e. MISFET using multiple spacer layers, e.g. multiple sidewall spacers
Abstract
Description
본 발명은 반도체소자의 제조방법에 관한 것으로, 더욱 상세하게는 소오스/드레인(S/D)의 살리사이드층에 의한 게이트 채널의 단축을 방지시키도록 한 반도체소자의 제조방법에 관한 것이다.The present invention relates to a method for manufacturing a semiconductor device, and more particularly, to a method for manufacturing a semiconductor device to prevent the shortening of the gate channel by the salicide layer of source / drain (S / D).
일반적으로, 반도체 소자의 고집적화에 따라 설계룰이 미세화되고, 동작속도가 고속화되는 추세에 있다. 이러한 추세에 맞추어 트랜지스터의 게이트 전극 사이즈가 축소되면서 이전까지 아무런 문제를 일으키지 않던 저항(Sheet Resistance)과 콘택 저항의 증가가 문제시되기 시작하였다. 이를 해결하기 위해 다결정 실리콘층의 게이트 전극과 소오스/드레인의 실리콘 기판에 비저항이 낮은 고융점 금속의 실리사이드(Silicide)를 형성하는 기술이 개발되었다. 그 결과, 게이트 전극의 저항과 소오스/드레인의 콘택 저항이 현저하게 저감되었다. 초기에는 게이트 전극에 실리사이드를 형성시키는 공정과 소오스/드레인에 실리사이드를 형성시키는 공정이 각각 별도의 공정으로 진행되었으나, 공정의 단순화 및 비용 절감을 고려하여 게이트 전극과 소오스/드레인에 실리사이드를 하나의 동일 공정으로 형성시키는 살리사이드(Salicide: Self Aligned Silicide) 공정이 개발되었다.In general, as the integration of semiconductor devices increases, design rules become finer and operating speeds tend to be faster. In response to this trend, as the gate electrode size of transistors has been reduced, an increase in sheet resistance and contact resistance, which has not caused any problems before, has become a problem. In order to solve this problem, a technology of forming silicide of a low melting point high-silicon metal on a gate electrode of a polycrystalline silicon layer and a silicon substrate of a source / drain is developed. As a result, the resistance of the gate electrode and the contact resistance of the source / drain were significantly reduced. Initially, silicide was formed on the gate electrode and silicide was formed on the source / drain in separate processes. A salicide (Salicide: Self Aligned Silicide) process has been developed.
살리사이드 공정에서는 고융점 금속을 실리콘층과 절연층에 동시에 적층시킨 후 열처리하면, 실리콘층 상의 고융점 금속이 실리사이드화 반응을 일으킴으로써 실리사이드층을 형성시키지만 절연체 상의 고융점 금속은 실리사이드화 반응을 일으키지 않은 채 그대로 존재한다. 그러므로, 실리사이드층만을 남겨 두기 위해서는 상기 미반응한 고융점 금속을 선택적으로 식각, 제거시켜주어야 한다.In the salicide process, when the high melting point metal is laminated on the silicon layer and the insulating layer at the same time, and then heat-treated, the high melting point metal on the silicon layer causes the silicide reaction to form a silicide layer, but the high melting point metal on the insulator does not cause the silicide reaction. It exists as it is. Therefore, in order to leave only the silicide layer, the unreacted high melting point metal must be selectively etched and removed.
한편, 반도체 소자의 정전기(Electro-Static Discharge) 방지 및 저항을 위한 비살리사이드 영역에서는 트랜지스터의 게이트 전극 및 소오스/드레인의 실리콘 상에 살리사이드층을 위한 고융점 금속층이 증착되는 것을 차단시켜주도록 층간 절연막이 적층되어 있어야 한다.On the other hand, in the non-salicide region for preventing and resisting electro-static discharge of semiconductor devices, interlayers may be prevented from depositing a high melting point metal layer for the salicide layer on the gate electrode of the transistor and the silicon of the source / drain. The insulating film should be stacked.
이러한 살리사이드 공정이 트랜지스터의 제조에 적용되기 시작하면서 기존의 화학 기상 증착 공정에 의한 살리사이드 형성 공정을 대치하게 되었고, 특히, 금속의 전기적 저항 및 실리사이드의 전기적 저항이 양호한 티타늄 실리사이드 공정이 트랜지스터의 제조공정에 유망하게 사용되고 있다.As the salicide process has been applied to the manufacture of transistors, it has replaced the salicide formation process by the conventional chemical vapor deposition process. In particular, the titanium silicide process having a good electrical resistance of metal and silicide has a good quality. It is promising for the process.
살리사이드 공정을 적용한 종래의 반도체 소자의 제조 방법은 도 1에 도시된 바와 같이, 반도체 기판, 예를 들어 P형 단결정 실리콘 재질의 기판(10)이 살리사이드 영역(30)과 비살리사이드 영역(40)으로 구분된다. 기판(10)의 액티브 영역을 한정시키기 위해 기판(10)의 필드영역에 절연층(11)을 형성시킨다. 이어서, 기판(10)의 액티브 영역 상에 트랜지스터의 게이트 절연막(13)을 성장시키고, 게이트 전극(15)을 위한 부분의 게이트 절연막(13) 상에 게이트 전극(15)을 위한 다결정 실리콘층의 패턴을 형성시킨다. 그런 다음, 게이트 전극(15)의 좌, 우 양 측벽에만 스페이서(17)를 형성시키고, 게이트 전극(15)과 스페이서(17)를 마스킹 층으로 이용하여 소오스/드레인(S/D)을 위한 불순물, 예를 들어 N형 불순물을 기판(10)에 이온주입시킴으로써 소오스/드레인(S/D)을 형성시킨다. 이어서, 게이트 전극(15)과 스페이서(17) 및 소오스/드레인(S/D) 상에 층간 절연막(19)을 적층시킨다. 지금까지의 공정은 살리사이드 영역(30)과 비살리사이드 영역(40)에 동일하게 실시된다. 도 2에 도시된 바와 같이, 이후, 비살리사이드 영역(40)의 층간 절연막(19) 상에만 마스킹층으로서 감광막(PR)의 패턴을 형성시킴으로써 살리사이드 영역(30)의 층간 절연막(19)을 노출시킨다. 도 3에 도시된 바와 같이, 이어서, 살리사이드 영역(30)의 노출된 층간 절연막(19) 및 그 아래의 게이트 절연막(13)을 습식 식각시킴으로써 게이트 전극(15) 및 소오스/드레인(S/D)의 표면을 노출시킨다. 도 4에 도시된 바와 같이, 그런 다음, 비살리사이드 영역(40)의 감광막(PR)을 제거시키고 기판(10)에 살리사이드를 위한 티타늄(Ti)과 같은 고융점 금속층을 적층시킨 후 이를 열처리시킴으로써 살리사이드 영역(30)의 게이트전극(15)의 다결정 실리콘층 표면에 살리사이드층(21)을 형성시키고 아울러 소오스/드레인(S/D)의 표면에도 살리사이드층(23)을 형성시킨다. 마지막으로, 살리사이드화되지 않은 비반응 고융점 금속층을 완전히 식각시킨다.In the conventional method of manufacturing a salicide process using a salicide process, as shown in FIG. 1, a semiconductor substrate, for example, a substrate 10 made of a P-type single crystal silicon material, may have a salicide region 30 and a nonsalicide region ( 40). The insulating layer 11 is formed in the field region of the substrate 10 to limit the active region of the substrate 10. Subsequently, the gate insulating film 13 of the transistor is grown on the active region of the substrate 10, and the pattern of the polycrystalline silicon layer for the gate electrode 15 is formed on the gate insulating film 13 of the portion for the gate electrode 15. To form. Then, the spacers 17 are formed only on the left and right sidewalls of the gate electrode 15, and the impurities for the source / drain S / D are formed by using the gate electrode 15 and the spacers 17 as masking layers. For example, a source / drain (S / D) is formed by ion implanting N-type impurities into the substrate 10. Next, an interlayer insulating film 19 is laminated on the gate electrode 15, the spacer 17, and the source / drain (S / D). The processes so far are carried out in the same manner in the salicide region 30 and the nonsalicide region 40. As shown in FIG. 2, the interlayer insulating film 19 of the salicide region 30 is then formed by forming a pattern of the photoresist film PR as a masking layer only on the interlayer insulating film 19 of the nonsalicide region 40. Expose As shown in FIG. 3, the gate electrode 15 and the source / drain (S / D) are then wet-etched by wet etching the exposed interlayer insulating film 19 of the salicide region 30 and the gate insulating film 13 thereunder. ) Surface. As shown in FIG. 4, the photoresist film PR of the nonsalicide region 40 is then removed and a high melting point metal layer such as titanium (Ti) for salicide is deposited on the substrate 10 and then heat treated. By forming the salicide layer 21 on the surface of the polycrystalline silicon layer of the gate electrode 15 of the salicide region 30, the salicide layer 23 is also formed on the surface of the source / drain (S / D). Finally, the non-salicided unreacted high melting point metal layer is completely etched.
그런데, 종래에는 고온 열공정에 의한 트랜지스터의 문턱 전압(Threshold Voltage)의 변화를 방지시키기 위해 층간 절연막(19)을 고온 TEOS(Tetra-Ethyl- Ortho-Silicate) 저압 화학 기상 증착 공정 대신에 저온 TEOS 플라즈마 화학 기상 증착 공정을 이용하여 적층시킨다. 이로써, 층간 절연막(19)의 스텝 커버리지(Step Coverage)가 불량한 특정 부분에서 계면이 발생하기 쉽다.However, in the related art, in order to prevent a change in the threshold voltage of a transistor by a high temperature thermal process, a low temperature TEOS plasma is used instead of a high temperature TEOS (Tetra-Ethyl-Ortho-Silicate) low pressure chemical vapor deposition process. Lamination is carried out using a chemical vapor deposition process. As a result, the interface tends to occur at a specific portion in which the step coverage of the interlayer insulating film 19 is poor.
이러한 상태에서 살리사이드 영역(30)의 게이트 전극(15)과 소오스/드레인(S/D)을 노출시키기 위해 살리사이드 영역(30)의 층간 절연막(19)을 BHF(Buffered HF) 식각액에 의해 식각시킬 때 등방성 식각 특성을 갖는 BHF 식각액이 상기 계면으로 침투하여 층간 절연막(19)의 계면 부분을 나머지 부분에 비하여 빠른 속도로 식각시킨다. 더욱이, 층간 절연막(19)과 게이트 절연막(13) 사이에 식각 방지층이 존재하지 않는다. 그 결과, 도 3에 도시된 바와 같이, 스페이서(17)의 아래 일부분(A)에서 게이트 절연막(13)의 언더컷 현상이 다발한다.In this state, the interlayer insulating layer 19 of the salicide region 30 is etched by a buffered HF (BHF) etchant to expose the gate electrode 15 and the source / drain (S / D) of the salicide region 30. In this case, the BHF etchant having the isotropic etching characteristic penetrates into the interface, and the interface portion of the interlayer insulating film 19 is etched at a higher speed than the remaining portions. Moreover, there is no etch stop layer between the interlayer insulating film 19 and the gate insulating film 13. As a result, as shown in FIG. 3, undercut phenomenon of the gate insulating film 13 occurs in the lower portion A of the spacer 17.
이는 살리사이드 영역(30)의 소오스/드레인(S/D)을 과다 노출시키므로 소오스/드레인(S/D)의 살리사이드층(23)이 게이트 영역으로 침투하여 게이트 채널의 길이를 단축시키고 숏 채널 효과(Short Channel Effect)를 가져온다. 그 결과, 핫 캐리어가 다량 발생하고 나아가 누설 전류가 증가하는 반도체 소자의 특성 불량이 심화된다.Since the source / drain (S / D) of the salicide region 30 is overexposed, the salicide layer 23 of the source / drain (S / D) penetrates into the gate region to shorten the length of the gate channel and the short channel. Bring up the Short Channel Effect. As a result, the defect of the characteristics of the semiconductor element in which a lot of hot carriers generate | occur | produce and the leakage current increases further deepens.
따라서, 본 발명의 목적은 게이트 전극 아래의 게이트 절연막 과식각을 방지하면서도 소오스/드레인의 살리사이드층을 형성시키도록 한 반도체 소자의 제조 방법을 제공하는데 있다.Accordingly, it is an object of the present invention to provide a method for manufacturing a semiconductor device in which a salicide layer of a source / drain is formed while preventing overetching of the gate insulating film under the gate electrode.
본 발명의 다른 목적은 숏채널 효과로 인한 누설 전류 증가를 억제시킴으로써 반도체 소자의 특성 불량을 방지시키도록 한 반도체 소자의 제조 방법을 제공하는데 있다.Another object of the present invention is to provide a method for manufacturing a semiconductor device, which can prevent a characteristic defect of a semiconductor device by suppressing an increase in leakage current due to a short channel effect.
도 1 내지 도 4는 종래 기술에 의한 살리사이드층 형성 방법을 나타낸 단면 공정도.1 to 4 is a cross-sectional process diagram showing a salicide layer forming method according to the prior art.
도 5 내지 도 10은 본 발명에 의한 반도체소자의 제조방법에 적용된 살리사이드층 형성 방법을 나타낸 단면 공정도.5 to 10 is a cross-sectional process diagram showing a salicide layer forming method applied to the method of manufacturing a semiconductor device according to the present invention.
이와 같은 목적을 달성하기 위한 본 발명에 의한 반도체소자의 제조방법은The semiconductor device manufacturing method according to the present invention for achieving the above object is
반도체 기판의 살리사이드 영역과 비살리사이드 영역의 액티브 영역 상에 게이트 절연막을 형성시키고, 상기 게이트 절연막의 일부분 상에 게이트 전극들을 형성시키고, 상기 게이트 전극들의 각각을 사이에 두고 상기 액티브 영역의 기판에 소오스/드레인을 형성시키는 단계; 상기 게이트 절연막과 상기 게이트 전극 상에 식각 방지층과 층간 절연막을 순차적으로 적층시키는 단계; 상기 살리사이드 영역의 층간 절연막과 식각 방지층을 식각시킴으로써 상기 살리사이드 영역의 게이트 전극과 게이트 절연막을 노출시키는 단계; 상기 노출된 게이트 절연막을 식각시킴으로써 상기 살리사이드 영역의 소오스/드레인을 노출시키는 단계; 및 상기 노출된 게이트 전극과 소오스/드레인에 살리사이드층을 형성시키는 단계를 포함하는 것을특징으로 한다.Forming a gate insulating film on an active region of a salicide region and a non-salicide region of a semiconductor substrate, forming gate electrodes on a portion of the gate insulating film, and interposing each of the gate electrodes to a substrate of the active region Forming a source / drain; Sequentially stacking an etch stop layer and an interlayer insulating layer on the gate insulating layer and the gate electrode; Exposing the gate electrode and the gate insulating layer of the salicide region by etching the interlayer insulating layer and the etch stop layer of the salicide region; Exposing the source / drain of the salicide region by etching the exposed gate insulating film; And forming a salicide layer on the exposed gate electrode and the source / drain.
바람직하게는, 상기 식각 방지층을 상기 층간 절연막의 습식 식각액에 대해 식각 선택비가 1:1 미만의 재질로 적층시킬 수가 있다.Preferably, the etching prevention layer may be laminated with a material having an etching selectivity of less than 1: 1 with respect to the wet etching solution of the interlayer insulating layer.
바람직하게는, 상기 식각 방지층을 질화막으로 적층시킬 수가 있다.Preferably, the etch stop layer can be laminated with a nitride film.
바람직하게는, 상기 질화막을 50~200Å의 두께로 적층시킬 수가 있다.Preferably, the nitride film can be laminated to a thickness of 50 to 200 GPa.
바람직하게는, 상기 식각 방지층을 산화질화막으로 적층시킬 수 가 있다.Preferably, the etch stop layer can be laminated with an oxynitride film.
이하, 본 발명에 의한 반도체소자의 제조방법을 첨부된 도면을 참조하여 상세히 설명하기로 한다. 종래의 부분과 동일 구성 및 동일 작용의 부분에는 동일 부호를 부여한다.Hereinafter, a method of manufacturing a semiconductor device according to the present invention will be described in detail with reference to the accompanying drawings. The same code | symbol is attached | subjected to the part of the same structure and the same action as the conventional part.
도 5 내지 도 9는 본 발명에 의한 반도체소자의 제조방법을 나타낸 단면 공정도이다.5 to 9 are cross-sectional process diagrams illustrating a method of manufacturing a semiconductor device according to the present invention.
도 5를 참조하면, 먼저, 반도체 기판, 예를 들어 P형 단결정 실리콘 기판(10)의 살리사이드 영역(30)과 비살리사이드 영역(40)의 액티브 영역을 한정시키기 위해 기판(10)의 필드영역에 예를 들어 산화막과 같은 절연층(11)을 형성시킨다. 여기서, 절연층(11)은 샐로우 트렌치 아이솔레이션(Shallow Trench Isolation: STI) 공정이나 로코스(LOCOS: Local Oxidation of Silicon) 공정 등에 의해 형성될 수 있다.Referring to FIG. 5, first, a field of a substrate 10 to define an active region of a salicide region 30 and a nonsalicide region 40 of a semiconductor substrate, for example, a P-type single crystal silicon substrate 10. An insulating layer 11 such as, for example, an oxide film is formed in the region. The insulating layer 11 may be formed by a shallow trench isolation (STI) process, a local oxide of silicon (LOCOS) process, or the like.
그런 다음, 기판(10)의 액티브 영역 상에 게이트 절연막(13), 예를 들어 산화막을 열산화 공정에 의해 100Å 정도의 두께로 성장시키고, 게이트 전극(15)을위한 게이트 절연막(13)의 일부분 상에 게이트 전극(15)의 패턴을 형성시킨다.Then, a gate insulating film 13, for example, an oxide film, is grown to a thickness of about 100 microseconds by a thermal oxidation process on the active region of the substrate 10, and a part of the gate insulating film 13 for the gate electrode 15 is grown. The pattern of the gate electrode 15 is formed on it.
이를 좀 더 상세히 언급하면, 게이트 절연막(13)을 포함한 기판(10) 상에 게이트 전극(15)을 위한 도전층, 예를 들어 다결정 실리콘층을 2000∼3000Å의 두께로 적층시킨다. 이때, 상기 다결정 실리콘층은 화학 기상 증착 공정에 의해 적층되면서 도핑되거나, 적층 완료 후에 이온주입공정에 의해 도핑될 수 있다. 이어서, 사진식각 공정을 이용하여 게이트 전극(15)을 위한 게이트 절연막(13)의 일부분 상에만 게이트 전극(15)의 패턴을 형성시킨다.In more detail, a conductive layer for the gate electrode 15, for example, a polycrystalline silicon layer, is stacked on the substrate 10 including the gate insulating layer 13 to a thickness of 2000 to 3000 m 3. In this case, the polycrystalline silicon layer may be doped while being stacked by a chemical vapor deposition process, or may be doped by an ion implantation process after the lamination is completed. Subsequently, a pattern of the gate electrode 15 is formed only on a portion of the gate insulating layer 13 for the gate electrode 15 using a photolithography process.
이후, 게이트 전극(15) 및 게이트 절연막(13)을 포함한 기판(10) 상에 스페이서(17)를 위한 절연막, 예를 들어 게이트 절연막(13)에 비하여 BHF의 식각 선택비가 큰 질화막을 700∼900Å의 두께로 적층시키고, 이방성 식각 특성을 갖는 에치백(Etch back) 공정에 의해 상기 질화막을 게이트 전극(15)의 다결정 실리콘층 및 게이트 절연막(13)이 노출될 때까지 식각시킨다. 따라서, 게이트 전극(15)의 좌, 우 양 측벽에 스페이서(17)가 형성된다.Subsequently, on the substrate 10 including the gate electrode 15 and the gate insulating film 13, a nitride film having a larger etching selectivity of BHF than the insulating film for the spacer 17, for example, the gate insulating film 13, is 700 to 900 kV. The nitride layer is etched until the polycrystalline silicon layer of the gate electrode 15 and the gate insulating layer 13 are exposed by an etch back process having an anisotropic etching characteristic. Thus, spacers 17 are formed on the left and right sidewalls of the gate electrode 15.
이어서, 게이트 전극(15)과 스페이서(17)를 마스킹 층으로 이용하여 소오스/드레인(S/D)을 위한 불순물, 예를 들어 N형 불순물을 기판(10)에 이온주입시킴으로써 소오스/드레인(S/D)을 형성시킨다.Subsequently, impurities for source / drain (S / D), for example, N-type impurities, are ion-implanted into the substrate 10 using the gate electrode 15 and the spacer 17 as a masking layer. / D).
그런 다음, 스페이서(17) 아래의 게이트 절연막(13)의 언더컷을 방지시키기 위한 식각 방지층(18)을 플라즈마 화학 기상 증착 공정으로 50∼200Å의 두께로 적층시킨다. 여기서, 식각 방지층(18)이 도 6의 층간 절연막(19)에 습식 식각액에 대해 식각 선택비가 1: 1 미만인 질화막으로 이루어지면, 층간 절연막(19)의 습식 식각 때에 게이트 전극(15) 아래의 게이트 절연막(13)의 과식각을 용이하게 방지할 수 있다. 한편, 식각 방지층(18)으로는 상기 질화막 이외에 산화 질화막(SiON)을 사용하는 것도 가능하다.Then, an etch stop layer 18 for preventing undercut of the gate insulating film 13 under the spacer 17 is laminated to a thickness of 50 to 200 kPa by a plasma chemical vapor deposition process. Here, when the etch stop layer 18 is formed of a nitride film having an etching selectivity of less than 1: 1 with respect to the wet etching solution in the interlayer insulating film 19 of FIG. Overetching of the insulating film 13 can be easily prevented. As the etch stop layer 18, an oxynitride film (SiON) may be used in addition to the nitride film.
도 6을 참조하면, 식각 방지층(18)의 적층이 완료되고 나면, 식각 방지층(18) 상에 층간 절연막(19), 예를 들어 저온 플라즈마 TEOS 화학 기상 증착 공정에 의해 산화막을 300∼2000Å의 두께로 적층시킨다. 지금까지의 공정은 살리사이드 영역(30)과 비살리사이드 영역(40)에 동일하게 실시된다.Referring to FIG. 6, after lamination of the etch stop layer 18 is completed, an oxide film is formed on the etch stop layer 18 by an interlayer insulating film 19, for example, a low-temperature plasma TEOS chemical vapor deposition process. Laminated to. The processes so far are carried out in the same manner in the salicide region 30 and the nonsalicide region 40.
도 7을 참조하면, 비살리사이드 영역(40)의 층간 절연막(19) 상에만 식각 마스킹층으로서 감광막(PR)의 패턴을 형성시키고 살리사이드 영역(30)의 층간 절연막(19)을 노출시킨다. 이어서, 감광막(PR)을 식각 마스킹층으로 이용하여 살리사이드 영역(30)의 층간 절연막(19)을 등방성 식각 특성을 갖는 식각액, 예를 들어 BHF 식각액에 의해 습식 식각시킴으로써 살리사이드 영역(30)의 식각 방지층(18)을 노출시킨다.Referring to FIG. 7, the pattern of the photoresist film PR is formed as an etch masking layer only on the interlayer insulating film 19 of the nonsalicide region 40, and the interlayer insulating film 19 of the salicide region 30 is exposed. Subsequently, the interlayer insulating film 19 of the salicide region 30 is wet-etched with an etchant having an isotropic etching characteristic, for example, BHF etchant, using the photoresist film PR as an etching masking layer. The etch stop layer 18 is exposed.
여기서, 층간 절연막(19)의 스텝 커버리지가 불량한 특정 부분에서 계면이 발생하였더라도 살리사이드 영역(30)의 층간 절연막(19)을 BHF 식각액에 의해 식각시킬 때 BHF 식각액이 상기 계면으로 침투하여 층간 절연막(19)의 계면 부분을 나머지 부분에 비하여 빠른 속도로 식각시킨다. 그러나, 식각 방지층(18)인 질화막이 층간 절연막(19)인 산화막에 비하여 BHF의 식각 선택비가 크기 때문에 게이트 절연막(13)의 과식각이 방지된다. 따라서, 본 발명은 종래처럼 스페이서(17)의 아래 일부분(A)에서 게이트 절연막(13)의 언더컷 현상이 다발하는 것을 방지할 수가 있다.Here, even when an interface occurs in a specific portion of the interlayer insulating film 19 having poor step coverage, when the interlayer insulating film 19 of the salicide region 30 is etched by the BHF etching solution, the BHF etching solution penetrates into the interface and the interlayer insulating film ( The interface portion of 19) is etched faster than the rest. However, overetching of the gate insulating film 13 is prevented because the nitride selectivity of the etch stop layer 18 is larger than the oxide film of the interlayer insulating film 19. Therefore, the present invention can prevent the undercut phenomenon of the gate insulating film 13 from occurring in the lower portion A of the spacer 17 as in the prior art.
도 8을 참조하면, 살리사이드 영역(30)의 식각 방지층(18)이 노출되고 나면, 도 7의 감광막(PR)을 황산(H2SO4) 및 과산화수소(H2O2)를 이용한 애싱(Ashing) 공정에 의해 제거시켜 비살리사이드 영역(40)의 층간 절연막(19)을 노출시킨다.Referring to FIG. 8, once the etch stop layer 18 of the salicide region 30 is exposed, the photoresist film PR of FIG. 7 is ashed using sulfuric acid (H 2 SO 4 ) and hydrogen peroxide (H 2 O 2 ). By an ashing process to expose the interlayer insulating film 19 of the nonsalicide region 40.
도 9를 참조하면, 감광막(PR)이 제거되고 나면, 도 8의 살리사이드 영역(30)의 식각 방지층(18)을 건식 식각공정에 의해 식각시켜 그 아래의 게이트 전극(15)과 게이트 절연막(13)을 노출시킨다.Referring to FIG. 9, after the photoresist film PR is removed, the etch stop layer 18 of the salicide region 30 of FIG. 8 is etched by a dry etching process, and the gate electrode 15 and the gate insulating film (below) are etched. 13).
도 10을 참조하면, 살리사이드 영역(30)의 게이트 절연막(13)이 노출되고 나면, 식각 마스크를 사용하지 않은 채 살리사이드 영역(30)의 노출된 게이트 절연막(13)을 습식 식각시켜 그 아래의 소오스/드레인(S/D)의 표면을 노출시킨다. 이때, 게이트 전극(15)의 다결정 실리콘층의 표면 상에 잔존할 수 있는 산화막도 함께 충분히 식각시켜주는 것이 바람직하다.Referring to FIG. 10, after the gate insulating layer 13 of the salicide region 30 is exposed, the exposed gate insulating layer 13 of the salicide region 30 may be wet-etched without using an etching mask. The surface of the source / drain (S / D) is exposed. At this time, it is preferable to sufficiently etch an oxide film which may remain on the surface of the polycrystalline silicon layer of the gate electrode 15.
여기서, 살리사이드 영역(30)의 게이트 절연막(13)이 식각되는 동안 비살리사이드 영역(40)의 층간 절연막(19)도 일부 식각되지만, 층간 절연막(19)의 두께가 게이트 절연막(19)의 두께보다 훨씬 두껍기 때문에 층간 절연막(19)이 여전히 잔존한다.Here, the interlayer insulating film 19 of the non-salicide region 40 is partially etched while the gate insulating film 13 of the salicide region 30 is etched, but the thickness of the interlayer insulating film 19 is Since it is much thicker than the thickness, the interlayer insulating film 19 still remains.
따라서, 본 발명은 종래와는 달리 게이트 전극(15) 아래의 게이트 절연막(13)을 언더컷시키지 않고 소오스/드레인(S/D) 상의 게이트 절연막(13)을 식각시킬 수가 있다.Therefore, according to the present invention, the gate insulating film 13 on the source / drain S / D can be etched without undercutting the gate insulating film 13 under the gate electrode 15.
이후, 기판(10)의 전면에 티타늄(Ti)과 같은 고융점 금속을 스퍼터링 공정에의해 적층시키고, 상기 티타늄을 700∼800℃의 온도에서 열처리시킨다. 따라서, 살리사이드 영역(30)의 게이트 전극(15)의 표면에도 티타늄 실리사이드층(21)이 형성되고 아울러 소오스/드레인(S/D)의 표면에 티타늄 실리사이드층(23)이 형성된다. 기판(10)의 나머지 영역 상의 티타늄층은 실리사이드화 반응을 하지 못한 채 그대로 존재한다. 그런 다음, 암모니아 용액을 이용한 습식 식각공정에 의해 상기 미반응한 티타늄층을 제거시킨다.Thereafter, a high melting point metal such as titanium (Ti) is laminated on the entire surface of the substrate 10 by a sputtering process, and the titanium is heat-treated at a temperature of 700 to 800 ° C. Accordingly, the titanium silicide layer 21 is formed on the surface of the gate electrode 15 of the salicide region 30, and the titanium silicide layer 23 is formed on the surface of the source / drain S / D. The titanium layer on the remaining region of the substrate 10 remains unsilicided. Then, the unreacted titanium layer is removed by a wet etching process using an ammonia solution.
따라서, 게이트 전극(15) 아래의 게이트 절연막(13)이 과식각되지 않으므로 소오스/드레인(S/D)의 실리사이드층(23)이 게이트 전극(15)의 아래로 진입하는 것이 방지된다. 이는 게이트 채널의 길이 단축을 방지시키고 숏 채널 효과를 방지시킬 수가 있다. 그 결과, 핫 캐리어 발생에 따른 누설 전류의 증가를 억제시킬 수가 있으므로 반도체 소자의 특성이 개선될 수 있다.Therefore, since the gate insulating layer 13 under the gate electrode 15 is not overetched, the silicide layer 23 of the source / drain S / D is prevented from entering below the gate electrode 15. This can prevent the shortening of the gate channel length and prevent the short channel effect. As a result, an increase in leakage current due to hot carrier generation can be suppressed, so that the characteristics of the semiconductor device can be improved.
이상에서 상세히 설명한 바와 같이, 본 발명에 의한 반도체소자의 제조방법은 기판의 살리사이드 영역과 비살리사이드 영역의 액티브영역 상에 게이트 절연막인 산화막을 열산화 공정에 의해 성장시키고, 액티브영역의 게이트 절연막의 일부분 상에 게이트 전극을 형성시키고, 기판의 전면에 게이트 절연막의 과식각을 방지하기 위한 식각 방지층을 적층시키고 그 위에 층간 절연막을 적층시킨다. 이후, 살리사이드 영역의 층간 절연막을 습식 식각시키고 식각 방지층을 건식 식각시킴으로써 살리사이드 영역의 게이트 전극과 소오스/드레인(S/D)을 노출시킨다. 이어, 통상적인 살리사이드 공정에 의해 살리사이드 영역의 게이트 전극과 소오스/드레인(S/D)에만 살리사이드층을 형성시킨다.As described in detail above, in the method of manufacturing a semiconductor device according to the present invention, an oxide film, which is a gate insulating film, is grown on a salicide region and a non-salicide region of a substrate by a thermal oxidation process, and a gate insulating film of an active region is formed. A gate electrode is formed on a portion of the substrate, and an etch stop layer for preventing overetching of the gate insulating film is stacked on the front surface of the substrate, and an interlayer insulating film is stacked thereon. Thereafter, the interlayer insulating layer of the salicide region is wet-etched and the etching prevention layer is dry-etched to expose the gate electrode and the source / drain (S / D) of the salicide region. Subsequently, the salicide layer is formed only on the gate electrode and the source / drain (S / D) of the salicide region by a conventional salicide process.
따라서, 본 발명은 층간 절연막 아래에 식각 방지층을 배치시키므로 층간 절연막의 식각시 층간 절연막의 과식각이 발생하더라도 게이트 전극 아래에서의 게이트 절연막 언더컷을 방지시킬 수가 있다. 이는 게이트 채널의 길이 단축을 방지시키고 숏 채널 효과를 방지시킬 수가 있다. 그 결과, 핫 캐리어 발생에 따른 누설 전류의 증가를 억제시킬 수가 있으므로 반도체 소자의 특성이 개선될 수 있다.Therefore, according to the present invention, since the etch stop layer is disposed under the interlayer insulating film, the gate insulating film undercut under the gate electrode can be prevented even if the interlayer insulating film is overetched during the etching of the interlayer insulating film. This can prevent the shortening of the gate channel length and prevent the short channel effect. As a result, an increase in leakage current due to hot carrier generation can be suppressed, so that the characteristics of the semiconductor device can be improved.
한편, 본 발명은 도시된 도면과 상세한 설명에 기술된 내용에 한정하지 않으며 본 발명의 사상을 벗어나지 않는 범위 내에서 다양한 형태의 변형도 가능함은 이 분야에 통상의 지식을 가진 자에게는 자명한 사실이다.On the other hand, the present invention is not limited to the contents described in the drawings and detailed description, it is obvious to those skilled in the art that various modifications can be made without departing from the spirit of the invention. .
Claims (5)
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR10-2002-0032866A KR100446860B1 (en) | 2002-06-12 | 2002-06-12 | Method For Manufacturing Semiconductor Devices |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR10-2002-0032866A KR100446860B1 (en) | 2002-06-12 | 2002-06-12 | Method For Manufacturing Semiconductor Devices |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| KR20030095591A true KR20030095591A (en) | 2003-12-24 |
| KR100446860B1 KR100446860B1 (en) | 2004-09-04 |
Family
ID=32386799
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| KR10-2002-0032866A KR100446860B1 (en) | 2002-06-12 | 2002-06-12 | Method For Manufacturing Semiconductor Devices |
Country Status (1)
| Country | Link |
|---|---|
| KR (1) | KR100446860B1 (en) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100850097B1 (en) * | 2006-12-28 | 2008-08-04 | 동부일렉트로닉스 주식회사 | Method for forming a salicide blocking layer of the semiconductor device |
Family Cites Families (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP3003796B2 (en) * | 1997-01-23 | 2000-01-31 | 日本電気株式会社 | Method of manufacturing MOS type semiconductor device |
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| KR20000026975A (en) * | 1998-10-24 | 2000-05-15 | 윤종용 | Method for manufacturing semiconductor device |
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2002
- 2002-06-12 KR KR10-2002-0032866A patent/KR100446860B1/en not_active IP Right Cessation
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