KR20030094493A - Chuck for supporting a substrate - Google Patents

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KR20030094493A KR1020020031450A KR20020031450A KR20030094493A KR 20030094493 A KR20030094493 A KR 20030094493A KR 1020020031450 A KR1020020031450 A KR 1020020031450A KR 20020031450 A KR20020031450 A KR 20020031450A KR 20030094493 A KR20030094493 A KR 20030094493A
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Abstract

PURPOSE: A chuck for supporting a substrate is provided to be capable of preventing porosities from being generated inside of a predetermined layer and restraining the bubble phenomenon of a lower layer. CONSTITUTION: A chuck(100) for supporting a substrate is provided with a body part(110) for supporting the substrate, the first coating layer(120) made of the first ceramic, formed on the surface of the body part, and the second coating layer(130) formed at the upper portion of the first coating layer for contacting the substrate. At this time, a plurality of buffer layers(132) and ceramic layers(134), are alternately stacked with each other for forming the second coating layer. At the time, the buffer layer is made of conductive layer and the ceramic layer is made of the second ceramic. Preferably, a concave portion is formed at one side of the body part corresponding to the size of the substrate and the second coating layer is formed at the concave portion of the body part.

Description

기판을 지지하기 위한 척{Chuck for supporting a substrate}Chuck for supporting a substrate

본 발명은 정전척에 관한 것이다. 보다 상세하게는, 반도체 장치의 제조 공정에서 반도체 기판을 지지하고 정전기력을 이용하여 고정시키기 위한 정전척에 관한 것이다.The present invention relates to an electrostatic chuck. More particularly, the present invention relates to an electrostatic chuck for supporting a semiconductor substrate and fixing it using an electrostatic force in a manufacturing process of the semiconductor device.

최근, 반도체 장치의 제조 기술은 소비자의 다양한 욕구를 충족시키기 위해 집적도, 신뢰도, 응답속도 등을 향상시키는 방향으로 발전하고 있다. 일반적으로, 반도체 장치는 반도체 기판으로 사용되는 실리콘 반도체 기판 상에 소정의 막을 형성하고, 상기 막을 전기적 특성을 갖는 패턴으로 형성함으로서 제조된다.Recently, the manufacturing technology of semiconductor devices has been developed to improve the degree of integration, reliability, response speed, etc. in order to meet various needs of consumers. Generally, a semiconductor device is manufactured by forming a predetermined film on a silicon semiconductor substrate used as a semiconductor substrate and forming the film in a pattern having electrical properties.

상기 패턴은 화학 기상 증착, 스퍼터링, 포토리소그래피, 식각, 이온주입, 화학적 기계적 연마(CMP) 등과 같은 단위 공정들의 순차적 또는 반복적인 수행에 의해 형성된다. 상기와 같은 단위 공정들에서는 반도체 기판을 지지하고, 고정시키는 척이 사용된다. 최근, 반도체 장치의 미세화 및 대용량화를 요구하는 반도체 기판 가공 기술에서는 매엽식 가공 공정 및 건식 가공 공정이 선호됨에 따라 반도체 기판을 고정하는 방법도 크게 변하고 있다. 부언하면, 종래의 경우 단순히 클램프 또는 진공을 이용하여 반도체 기판을 고정하는 정도였으나, 최근에는 반도체 기판을 정전기력을 이용하여 고정시킴과 동시에 반도체 기판의 온도를 일정하게 유지하기 위한 온도 조절 가스를 제공하는 정전척(electrostatic chuck ; ESC)이 주로 사용되고 있다. 상기 정전척의 사용 범위는 화학 기상 증착, 식각, 스퍼터링, 이온주입 공정 등과 같이 전반적인 반도체 기판 가공 공정으로 확대되고 있다.The pattern is formed by sequential or repeated performance of unit processes such as chemical vapor deposition, sputtering, photolithography, etching, ion implantation, chemical mechanical polishing (CMP), and the like. In such unit processes, a chuck for supporting and fixing a semiconductor substrate is used. In recent years, in the semiconductor substrate processing technology which requires miniaturization and large capacity of the semiconductor device, the method of fixing the semiconductor substrate is also greatly changed as the sheet processing and the dry processing are preferred. In other words, in the conventional case, the clamping or vacuum was used to fix the semiconductor substrate. However, in recent years, the semiconductor substrate is fixed by using electrostatic force and at the same time providing a temperature control gas for maintaining a constant temperature of the semiconductor substrate. Electrostatic chucks (ESC) are mainly used. The use range of the electrostatic chuck has been extended to overall semiconductor substrate processing processes such as chemical vapor deposition, etching, sputtering, ion implantation processes, and the like.

상기 정전척의 일 예로서, 미합중국 특허 제6,134,096(issued Yamada et al)에는 정전기력을 이용하여 웨이퍼를 흡착시키기 위한 절연층, 전극층, 유전층으로 이루어진 정전척이 개시되어 있으며, 미합중국 특허 제6,141,203(issued Sherman)에는 복수의 구조를 갖는 커패시터 플레이트를 형성하여 정전기력으로 웨이퍼를 흡착하는 정전척이 개시되어 있다.As an example of the electrostatic chuck, US Patent No. 6,134,096 (issued Yamada et al) discloses an electrostatic chuck consisting of an insulating layer, an electrode layer, and a dielectric layer for adsorbing a wafer by using electrostatic force. An electrostatic chuck is disclosed in which a capacitor plate having a plurality of structures is formed to adsorb a wafer by electrostatic force.

현재, 가장 많이 사용되고 있는 정전척은 폴리미드(polymide) 타입의 정전척이다. 그러나, 상기 폴리미드 재질의 큰 문제점은 약한 내구성과 동일 두께에서 타 재질에 비해 낮은 유전율(dielectric constant) 및 열전도도를 갖는 것이다. 또한, 약한 내구성에 때문에 유전층이 쉽게 파손되어 반도체 기판을 가공하기 위한 플라즈마 또는 반도체 기판에 전극이 노출되어 사용불능 상태가 된다.Currently, the most commonly used electrostatic chuck is a polymide type electrostatic chuck. However, a major problem of the polyimide material is that it has low dielectric constant and thermal conductivity compared to other materials at weak durability and the same thickness. In addition, due to the weak durability, the dielectric layer is easily broken, and the electrode is exposed to the plasma or the semiconductor substrate for processing the semiconductor substrate, thereby making it unusable.

유전체로 세라믹 플레이트를 사용하는 정전척의 경우 세라믹 플레이트와 알루미늄 바디의 결합에는 실리콘(Si) 계열의 접착제가 사용되는데, 건식 식각의 경우에는 공정 온도가 낮아 특별한 문제가 없다, 그러나, 고밀도 플라즈마(high density plasma ; HDP) 증착 공정의 경우 정전기력을 사용하여 반도체 기판을 고정시키지는 않지만, 바이어스 파워가 인가되므로 알루미늄 바디에 세라믹 플레이트를 부착시켜 사용하는데, 600℃ 이상의 높은 온도에서 공정이 수행되므로 실리콘 계열의 접착제를 사용할 수 없다는 문제점이 있다. 따라서, 고밀도 플라즈마 증착 공정의 경우 접착제로 인듐(In) 계열의 접착제를 사용한다. 그러나, 불소(F)기를 이용하여 고밀도 플라즈마 증착 장치의 챔버 내부를 세정하는 공정에서 불소기와 인듐이 반응하여 알루미늄 바디와 세라믹 플레이트의 결합력이 약화된다. 이로 인해, 세라믹 플레이트가 박리되거나 파손되고, 인듐이 외측으로 유동되어 고밀도 플라즈마 증착 공정에서 아크를 발생시키는 문제점이 발생된다. 또한, 알루미늄 바디와 세라믹 플레이트가 균일하게 접착되지 않아 공정의 진행시 반도체 기판의 균일한 온도 제어가 용이하지 않으며, 인듐의 유동에 따라 세라믹 플레이트의 미세 변위가 발생한다는 문제점이 있다.In the case of the electrostatic chuck using a ceramic plate as the dielectric, a silicon (Si) -based adhesive is used to bond the ceramic plate to the aluminum body, and in the case of dry etching, there is no problem because the process temperature is low, but high density plasma (high density) Plasma; HDP) deposition process does not fix the semiconductor substrate by using electrostatic force, but it is used by attaching ceramic plate to aluminum body because bias power is applied. There is a problem that can not be used. Therefore, in the case of high density plasma deposition process, an indium (In) -based adhesive is used as the adhesive. However, in the process of cleaning the inside of the chamber of the high density plasma deposition apparatus using the fluorine (F) group, the fluorine group and the indium react to weaken the bonding force between the aluminum body and the ceramic plate. This causes a problem that the ceramic plate is peeled or broken, and indium flows outward to generate an arc in the high density plasma deposition process. In addition, since the aluminum body and the ceramic plate are not uniformly bonded, it is not easy to uniformly control the temperature of the semiconductor substrate during the process, and there is a problem in that fine displacement of the ceramic plate occurs due to the flow of indium.

한편, 고밀도 플라즈마 증착 공정의 경우 실란(SiH4) 가스와 산소(O2) 가스를 이용하여 반도체 기판 상에 산화막(SiO2)을 형성한다. 이때, 헬륨(He)이나 아르곤(Ar)과 같은 불활성 가스가 함께 제공되며, 챔버 하단으로부터 제공되는 바이어스 파워 인가에 따라 산화막 증착과 함께 불활성 가스 이온의 스퍼터링(sputtering)에 의한 식각이 동시에 진행된다. 이때, 반도체 기판 상에 금속 배선층이 형성되어 있는 경우 금속 배선층에 의해 형성된 돌출부에서는 증착보다 식각의 비율이 크고, 평평한 부위에서는 식각보다 증착의 비율이 크므로 전체적으로 평탄하게 증착이 이루어진다. 여기서, 증착 비율과 스퍼터링 비율의 변화는 반도체 기판 상에 형성되어 있는 하부 막질에 큰 변화를 초래하는데, 스퍼터링 비율이 낮은 경우 기판 상에는 오버행(overhang)이 발생하여 형성되는 막의 내부에 기공이 발생하게 되며, 스퍼터링 비율이 높은 경우 입사하는 이온의 양이 증가함에 따라 하부 막질이 들고일어나는 버블(bubble) 현상이 발생된다.Meanwhile, in the high density plasma deposition process, an oxide film (SiO 2 ) is formed on a semiconductor substrate using a silane (SiH 4 ) gas and an oxygen (O 2 ) gas. In this case, an inert gas such as helium (He) or argon (Ar) is provided together, and etching is performed by sputtering of inert gas ions together with deposition of an oxide film according to application of a bias power provided from the bottom of the chamber. In this case, when the metal wiring layer is formed on the semiconductor substrate, the deposition portion formed by the metal wiring layer has a larger etching rate than deposition, and the flat portion has a larger deposition rate than etching, so that the deposition is flat. Here, the change of the deposition rate and the sputtering ratio causes a large change in the lower film quality formed on the semiconductor substrate. When the sputtering ratio is low, an overhang occurs on the substrate and pores are generated in the formed film. In the case where the sputtering ratio is high, as the amount of incident ions increases, a bubble phenomenon occurs in which the lower film is lifted.

상기와 같은 문제점을 해결하기 위한 본 발명의 목적은 용사코팅 방식으로 제조되며, 형성된 막 내부에서의 기공 발생 및 하부 막질의 버블 형상을 방지하는 기판을 지지하기 위한 척을 제공하는데 있다.SUMMARY OF THE INVENTION An object of the present invention for solving the above problems is to provide a chuck for supporting a substrate which is manufactured by a spray coating method and prevents the generation of pores in the formed film and the bubble shape of the lower film.

도 1은 본 발명의 일 실시예에 따른 기판을 지지하기 위한 척을 설명하기 위한 개략적인 구성도이다.1 is a schematic diagram illustrating a chuck for supporting a substrate according to an embodiment of the present invention.

도 2는 도 1에 도시한 알루미늄 바디를 설명하기 위한 사시도이다.FIG. 2 is a perspective view illustrating the aluminum body illustrated in FIG. 1.

도 3은 도 1에 도시한 기판을 지지하기 위한 척과 플라즈마 사이의 등가 회로를 설명하기 위한 도면이다.FIG. 3 is a view for explaining an equivalent circuit between the chuck and the plasma for supporting the substrate shown in FIG. 1.

도 4는 세라믹 플레이트 방식의 척에 대한 등가 회로를 설명하기 위한 도면이다.4 is a diagram for explaining an equivalent circuit of a ceramic plate type chuck.

도 5는 일반적인 용사코팅 방식의 척에 대한 등가 회로를 설명하기 위한 도면이다.FIG. 5 is a diagram for explaining an equivalent circuit of a general spray coating chuck.

* 도면의 주요부분에 대한 부호의 설명 *Explanation of symbols on the main parts of the drawings

10 : 플라즈마20 : 쉬스 구역10 plasma 20 sheath zone

30 : 반도체 기판40 : 바이어스 파워30: semiconductor substrate 40: bias power

100 : 척110 : 알루미늄 바디100: Chuck 110: Aluminum body

112 : 오목부120 : 제1코팅층112: recess 120: first coating layer

130 : 제2코팅층132 : 버퍼층130: second coating layer 132: buffer layer

134 : 세라믹층134: ceramic layer

상기 목적을 달성하기 위한 본 발명은, 기판을 지지하기 위한 바디와, 상기 바디의 표면에 형성되어 있고, 제1세라믹 물질로 이루어지는 제1코팅층과, 상기 기판을 인접하는 상기 바디의 일면에서 상기 제1코팅층 상에 형성되어 상기 기판과 접촉되고, 도전성 물질로 이루어지는 버퍼층과 제2세라믹 물질로 이루어지는 세라믹층이 반복적으로 형성된 제2코팅층을 포함하는 것을 특징으로 하는 기판을 지지하기 위한 척을 제공한다.The present invention for achieving the above object is a body for supporting a substrate, a first coating layer formed on the surface of the body, made of a first ceramic material, and the substrate on one surface of the body adjacent to the substrate And a second coating layer formed on the one coating layer and in contact with the substrate, wherein the second coating layer is formed repeatedly of a buffer layer made of a conductive material and a ceramic layer made of a second ceramic material.

상기 바디 및 상기 도전성 물질은 알루미늄으로 이루어질 수 있고, 상기 제1세라믹 물질 및 상기 제2세라믹 물질은 산화알루미늄(aluminium oxide ; Al2O3)으로 이루어질 수 있다. 또한, 상기 제1코팅층 및 상기 제2코팅층은 용사코팅 방식으로 형성되므로 실리콘 또는 인듐 계열의 접착제를 필요로 하지 않는다.The body and the conductive material may be made of aluminum, and the first ceramic material and the second ceramic material may be made of aluminum oxide (Al 2 O 3 ). In addition, the first coating layer and the second coating layer is formed by a thermal spray coating method does not require an adhesive of silicon or indium.

상기 제1코팅층과 상기 제2코팅층의 세라믹층들은 각각 커패시터로서 작용하게 되며, 직렬 연결로 인해 전체 정전용량이 감소되며, 이에 따라 이온의 입사 에너지가 감소된다. 따라서, 이온의 스퍼터링이 감소되며 반도체 기판 상에 형성되어 있는 하부 막질의 버블 현상이 방지된다.The ceramic layers of the first coating layer and the second coating layer each act as a capacitor, and the total capacitance is reduced due to the series connection, thereby reducing the incident energy of ions. Therefore, the sputtering of ions is reduced and the bubble phenomenon of the lower film quality formed on the semiconductor substrate is prevented.

이하, 본 발명에 따른 바람직한 실시예를 첨부된 도면을 참조하여 상세하게설명하면 다음과 같다.Hereinafter, preferred embodiments of the present invention will be described in detail with reference to the accompanying drawings.

도 1은 본 발명의 일 실시예에 따른 기판을 지지하기 위한 척을 설명하기 위한 개략적인 구성도이고, 도 2는 도 1에 도시한 알루미늄 바디를 설명하기 위한 사시도이다.1 is a schematic diagram illustrating a chuck for supporting a substrate according to an embodiment of the present invention, and FIG. 2 is a perspective view illustrating the aluminum body illustrated in FIG. 1.

도 1 및 도 2를 참조하면, 도시된 기판(미도시)을 지지하기 위한 척(100)은 원반 형상을 갖는 알루미늄 바디(110)와, 알루미늄 바디(110)의 표면에 형성된 제1코팅층(120)과, 반도체 기판을 지지하는 알루미늄 바디(110)의 일면에서 제1코팅층(120) 상에 형성된 제2코팅층(130)을 포함한다.1 and 2, the chuck 100 for supporting the illustrated substrate (not shown) includes an aluminum body 110 having a disk shape and a first coating layer 120 formed on the surface of the aluminum body 110. ) And a second coating layer 130 formed on the first coating layer 120 on one surface of the aluminum body 110 supporting the semiconductor substrate.

반도체 기판을 지지하는 알루미늄 바디(110)의 일면에는 반도체 기판의 크기와 대응하는 오목부(112)가 형성되어 있다. 오목부(112)의 깊이는 제2코팅층(130)의 두께에 따라 결정된다.A concave portion 112 corresponding to the size of the semiconductor substrate is formed on one surface of the aluminum body 110 supporting the semiconductor substrate. The depth of the recess 112 is determined according to the thickness of the second coating layer 130.

제1코팅층(120)은 알루미늄 바디(110)의 표면에 전체적으로 형성되고, 산화알루미늄 분말의 용사코팅에 의해 형성된다.The first coating layer 120 is formed on the entire surface of the aluminum body 110, and is formed by thermal spray coating of aluminum oxide powder.

제2코팅층(130)은 알루미늄 바디(110)의 오목부(112)에서 제1코팅층(120) 상에 용사코팅에 의해 형성된다. 제2코팅층(130)은 알루미늄으로 이루어지는 버퍼층(132)과, 산화알루미늄으로 이루어지는 세라믹층(134)이 반복적으로 형성되어 있다. 즉, 제1코팅층 상에 버퍼층(132)이 형성되고, 버퍼층(132) 상에 세라믹층(134)이 형성되며, 다시 세라믹층(134) 상에 버퍼층(132)이 형성된다. 상기와 같이 반복적으로 형성되어 최종적으로 세라믹층(134)이 형성된다. 즉, 반도체 기판은 최종적으로 형성된 세라믹층(134)에 안착된다. 상기와 같이 알루미늄바디(110) 표면에 용사코팅에 의한 세라믹 유전층을 형성하는 경우 일반적으로 전극을 별도로 형성하지 않고, 알루미늄 바디(110) 자체가 전극으로 사용된다.The second coating layer 130 is formed by thermal spray coating on the first coating layer 120 in the recess 112 of the aluminum body 110. In the second coating layer 130, a buffer layer 132 made of aluminum and a ceramic layer 134 made of aluminum oxide are repeatedly formed. That is, the buffer layer 132 is formed on the first coating layer, the ceramic layer 134 is formed on the buffer layer 132, and the buffer layer 132 is formed on the ceramic layer 134 again. As described above, the ceramic layer 134 is finally formed. That is, the semiconductor substrate is seated on the finally formed ceramic layer 134. As described above, in the case of forming a ceramic dielectric layer by thermal spray coating on the surface of the aluminum body 110, an electrode is not formed separately, and the aluminum body 110 itself is used as an electrode.

상기와 같이 세라믹층(134)을 코팅하는 경우 일정 두께 이상으로 코팅을 진행하면 코팅층의 상부에 많은 기공이 형성되고, 코팅층의 형상을 유지하지 못하고 허물어지는 현상이 발생한다. 따라서, 상기와 같이 다수의 층을 반복적으로 형성하는 것이 바람직하다. 이때, 세라믹층(134)의 형태 및 물성치를 유지하기 위해서 각각의 세라믹층 사이에 버퍼층(132)을 형성하는 것이 바람직하며, 세라믹과 결합력이 우수한 알루미늄으로 형성하는 것이 바람직하다.In the case of coating the ceramic layer 134 as described above, if the coating proceeds to a predetermined thickness or more, a large number of pores are formed on the upper portion of the coating layer, and a phenomenon in which the coating layer is not maintained cannot be maintained. Therefore, it is preferable to repeatedly form a plurality of layers as described above. At this time, in order to maintain the shape and physical properties of the ceramic layer 134, it is preferable to form a buffer layer 132 between each ceramic layer, and preferably formed of aluminum having excellent bonding strength with the ceramic.

한편, 산화알루미늄으로 이루어지는 세라믹층(134)이 구조적으로 가장 안정적인 코팅 두께는 약 300㎛이므로, 각각의 세라믹층(134)의 두께는 250 내지 350㎛ 정도가 바람직하며, 알루미늄 버퍼층(132)의 두께는 세라믹층(134)의 두께에 따라 10 내지 100㎛ 정도가 바람직하다. 알루미늄 버퍼층(132)의 두께가 10㎛ 이하인 경우 세라믹층(134)의 형태 및 물성치 유지가 용이하지 않고, 100㎛ 이상인 경우 적층이 효율적이지 못하다.On the other hand, since the most stable coating thickness of the ceramic layer 134 made of aluminum oxide is about 300 μm, the thickness of each ceramic layer 134 is preferably about 250 to 350 μm, and the thickness of the aluminum buffer layer 132. The thickness of the ceramic layer 134 is preferably about 10 to 100 μm. When the thickness of the aluminum buffer layer 132 is 10 μm or less, the shape and physical properties of the ceramic layer 134 are not easily maintained, and when the thickness of the aluminum buffer layer 132 is 100 μm or more, lamination is not efficient.

도 3은 도 1에 도시한 기판을 지지하기 위한 척과 플라즈마 사이의 등가 회로를 설명하기 위한 도면이다.FIG. 3 is a view for explaining an equivalent circuit between the chuck and the plasma for supporting the substrate shown in FIG. 1.

도 3을 참조하면, 알루미늄 바디(110)에는 바이어스 파워(40)가 인가되고, 고밀도 플라즈마 증착 챔버(미도시) 내부에서 형성되는 플라즈마(10)는 저항으로 작용한다. 알루미늄 바디(110)의 표면에 형성된 제1코팅층(120) 및 제2코팅층(130)의 세라믹층(134)들은 각각 커패시터 역할을 하며, 제2코팅층(130) 상에 안착되는반도체 기판(30)도 커패시터 역할을 한다.Referring to FIG. 3, the bias power 40 is applied to the aluminum body 110, and the plasma 10 formed inside the high density plasma deposition chamber (not shown) serves as a resistance. The ceramic layers 134 of the first coating layer 120 and the second coating layer 130 formed on the surface of the aluminum body 110 each function as a capacitor and are mounted on the second coating layer 130. Also serves as a capacitor.

상기 챔버의 상측 부위에는 챔버 내부로 제공되는 반응 가스를 플라즈마 상태로 형성하기 위한 상부 전극이 구비된다. 상부 전극에는 상기 반응 가스를 플라즈마 상태로 형성하기 위한 RF(radio frequency) 파워가 인가되고, 알루미늄 바디(110)에는 상기 플라즈마(10)를 반도체 기판 상으로 유도하기 위한 바이어스 파워(40)가 인가된다.An upper electrode of the chamber is provided with an upper electrode for forming a reaction gas provided into the chamber in a plasma state. Radio frequency (RF) power is applied to the upper electrode to form the reaction gas in a plasma state, and a bias power 40 is applied to the aluminum body 110 to guide the plasma 10 onto the semiconductor substrate. .

이때, 플라즈마(10) 내에서 임의의 운동을 하는 전자(electron)와 이온 중에서 이온은 상기 바이어스 파워(40)의 영향을 받아 반도체 기판(30)으로 가속되는 반면 전자는 반발된다. 즉, 전위 장벽(potential barrier)이 플라즈마(10)와 반도체 기판(30) 사이에 존재하는데 이를 쉬스(sheath)라 한다. 쉬스 구역(20)은 낮은 전자 밀도에 의해 어둡게 보이며, 쉬스 구역(20)의 폭은 바이어스 전압(40)과 플라즈마(10)의 이온화 밀도에 의해 좌우된다. 즉, 반도체 기판(30) 부위에는 바이어스 파워(40)에 의해 음전위(negative potential)가 형성되고, 플라즈마(10) 부위에는 등전위(equipotential)가 유지된다.At this time, ions among electrons and ions which move randomly in the plasma 10 are accelerated to the semiconductor substrate 30 under the influence of the bias power 40 while electrons are repulsed. That is, a potential barrier exists between the plasma 10 and the semiconductor substrate 30, which is called a sheath. The sheath zone 20 appears dark due to the low electron density, and the width of the sheath zone 20 depends on the bias voltage 40 and the ionization density of the plasma 10. That is, a negative potential is formed at the portion of the semiconductor substrate 30 by the bias power 40, and equipotential is maintained at the portion of the plasma 10.

상기와 같이 플라즈마(10) 부위와 반도체 기판(30) 사이의 전위차로 인해 플라즈마(10) 내의 전자는 반발되고, 이온은 반도체 기판(30)으로 가속된다. 이때, 상기 전위차는 반도체 기판(30)의 표면과 충돌하는 이온의 에너지를 결정하며, 이온의 충돌 에너지는 반도체 기판(30)의 식각 비율을 결정한다.As described above, due to the potential difference between the portion of the plasma 10 and the semiconductor substrate 30, electrons in the plasma 10 are repelled, and ions are accelerated to the semiconductor substrate 30. In this case, the potential difference determines the energy of the ions colliding with the surface of the semiconductor substrate 30, and the collision energy of the ions determines the etching rate of the semiconductor substrate 30.

도시된 등가 회로 상에서 상기 쉬스 구역(20)도 등가 회로 상에서 커패시터 역할을 하게되며, 전체 정전 용량(Ct)은 반도체 기판(Cw)과 상기 쉬스 구역(Cs)과척(100) 표면에 형성된 제1코팅층(C1) 및 다수의 세라믹층(C2, C3, C4)에 의해 결정된다.In the illustrated equivalent circuit, the sheath region 20 also serves as a capacitor on the equivalent circuit, and the total capacitance Ct is formed on the surface of the semiconductor substrate Cw and the sheath region Cs and the chuck 100. (C1) and a plurality of ceramic layers (C2, C3, C4).

한편, 일반적으로 척 상에 형성된 유전체층의 정전용량(C)은 다음식(1)에 의해 결정된다.On the other hand, in general, the capacitance C of the dielectric layer formed on the chuck is determined by the following equation (1).

C = ε* A/D (ε:유전 상수, A:전극판 면적, D:전극판 간의 거리) ---- (1)C = ε * A / D (ε: dielectric constant, A: electrode plate area, D: distance between electrode plate) ---- (1)

상기식(1)에서 D는 유전층의 두께를 의미한다. 따라서, 유전층의 두께가 얇아지면 상대적으로 정전용량(C)이 상대적으로 커지게 되고, 임피던스(Z)는 정전용량(C)에 반비례하므로, 전체 전압 강하(voltage drop)에 있어서, 유전층의 정전용량에 대한 전압 강하가 상대적으로 작아진다. 이에 따라, 쉬스 구역의 전위차가 상대적으로 커지고, 이온의 입사 에너지가 상대적으로 커지게 된다. 이는 이온의 스퍼터링이 상대적으로 커지는 원인이 된다. 즉, 이온의 스퍼터링 증가로 인해 하부 막질의 버블 현상을 초래한다. 상기와 같은 스퍼터링 비율의 차이는 표 1에 나타내었다.In Equation (1), D means the thickness of the dielectric layer. Therefore, as the thickness of the dielectric layer becomes thinner, the capacitance C becomes relatively large, and the impedance Z is inversely proportional to the capacitance C. Therefore, in the total voltage drop, the capacitance of the dielectric layer The voltage drop over is relatively small. Accordingly, the potential difference of the sheath zone becomes relatively large, and the incident energy of the ions becomes relatively large. This causes the sputtering of ions to become relatively large. That is, an increase in the sputtering of ions causes a bubble phenomenon of the lower film quality. The difference in sputtering ratio as described above is shown in Table 1.

[표 1]TABLE 1

세라믹 플레이트 방식(두께4mm)Ceramic Plate Method (4mm Thickness) 용사코팅 방식(두께 0.3mm)Thermal spray coating method (thickness 0.3mm) 스퍼터링 정도Sputtering degree 830Å830 yen 970Å970 yen

표 1을 참조하면, 세라믹 플레이트 방식의 경우 유전체층의 두께를 두껍게 할 수 있는데 반해 용사코팅 방식의 경우 유전체층의 두께는 한정적이다. 상기와 같이 두께 차이가 있는 경우 이온의 스퍼터링 정도는 유전체층의 두께에 따라 변화되며, 이온의 스퍼터링이 커질 경우 하부 막질의 버블 현상이 증가한다.Referring to Table 1, in the case of the ceramic plate method, the thickness of the dielectric layer may be increased, whereas in the case of the spray coating method, the thickness of the dielectric layer is limited. If there is a difference in thickness as described above, the degree of sputtering of ions is changed depending on the thickness of the dielectric layer, and the bubble phenomenon of the lower film quality increases when the sputtering of ions increases.

도 4는 세라믹 플레이트 방식의 척에 대한 등가 회로를 설명하기 위한 도면이고, 도 5는 일반적인 용사코팅 방식의 척에 대한 등가 회로를 설명하기 위한 도면이다.4 is a view for explaining an equivalent circuit for a ceramic plate type chuck, Figure 5 is a view for explaining an equivalent circuit for a general thermal spray coating chuck.

도 3 내지 도 5를 참조하면, 세라믹 플레이트 방식(200)의 경우 세라믹 플레이트(250)의 두께가 용사코팅 방식(300)의 세라믹층(350)보다 두꺼우므로 세라믹 플레이트(250)의 정전용량이 더 작다. 따라서, 용사코팅 방식(300)의 척을 사용하는 경우 반도체 기판의 하부 막질에서 버블 현상이 발생할 수 있으며, 세라믹 플레이트 방식(200)의 경우 접착제로 사용되는 인듐에 의한 문제점이 발생된다.3 to 5, in the ceramic plate method 200, since the thickness of the ceramic plate 250 is thicker than the ceramic layer 350 of the thermal spray coating method 300, the capacitance of the ceramic plate 250 is greater. small. Therefore, when the chuck of the thermal spray coating method 300 is used, a bubble phenomenon may occur in the lower film quality of the semiconductor substrate, and in the case of the ceramic plate method 200, a problem due to indium used as an adhesive may occur.

이와는 달리, 도 1에 도시한 제1코팅층(120)과 다층의 제2코팅층(130)은 용사코팅에 의해 형성되므로 접착제가 필요하지 않고, 제1코팅층(120)과 제2코팅층(130)의 세라믹층(134)들은 각각 커패시터의 기능을 하므로 하기하는 식(2)에 의해 전체 정전용량(Ct)이 작아진다.On the contrary, since the first coating layer 120 and the multilayered second coating layer 130 shown in FIG. 1 are formed by thermal spray coating, no adhesive is required, and the first coating layer 120 and the second coating layer 130 Since the ceramic layers 134 each function as a capacitor, the total capacitance Ct is reduced by the following equation (2).

1/Ct = 1/C1 + 1/C2 + 1/C3 + 1/C4 ---- (2)1 / Ct = 1 / C1 + 1 / C2 + 1 / C3 + 1 / C4 ---- (2)

상기와 같이 척의 전체 정전용량(Ct)이 작아지므로 임피던스가 상대적으로 상승하게 되며, 이는 이온의 스퍼터링 감소로 이어진다. 여기서, 도시된 바에 의하면, 제1코팅층(120)을 포함하여 세라믹층(134)은 모두 네 개의 층으로 이루어져 있으나 적층의 정도는 공정 조건에 따라 다양하게 변경될 수 있다. 즉, 형성되는 막 내부에 기공이 발생하지 않으며, 하부 막질에 버블 현상이 방지되도록 적절하게 변경될 수 있다.As described above, since the total capacitance Ct of the chuck becomes small, the impedance is relatively increased, which leads to a decrease in the sputtering of ions. Here, as shown, the ceramic layer 134 including the first coating layer 120 is composed of all four layers, but the degree of lamination may be variously changed according to the process conditions. That is, pores do not occur in the film to be formed, and may be appropriately changed to prevent bubble phenomenon in the lower film quality.

상기와 같은 본 발명에 따르면, 척 상에 형성된 제1코팅층과 제2코팅층의 세라믹층들은 각각 커패시터의 기능을 하며, 이에 따라 전체 정전용량이 감소된다. 이에 따라, 반도체 기판으로 가속되는 이온의 스퍼터링이 감소되므로 반도체 기판 상에 형성되어 있는 하부 막질에서의 버블 현상이 방지된다.According to the present invention as described above, the ceramic layers of the first coating layer and the second coating layer formed on the chuck each function as a capacitor, thereby reducing the total capacitance. As a result, sputtering of ions accelerated to the semiconductor substrate is reduced, thereby preventing bubble phenomenon in the lower film formed on the semiconductor substrate.

또한, 종래의 세라믹 플레이트와 달리 용사코팅 방식에 의해 제1코팅층과 제2코팅층이 형성되므로 접착제가 불필요하며, 접착제에 의한 아크 발생 및 유전체층의 파손과 같은 문제점이 제거된다.In addition, unlike the conventional ceramic plate, since the first coating layer and the second coating layer are formed by the thermal spray coating method, an adhesive is unnecessary, and problems such as arc generation and breakage of the dielectric layer by the adhesive are eliminated.

따라서, 안정적인 증착 공정이 보장되며, 반도체 기판 상에 균일한 막을 형성할 수 있다.Thus, a stable deposition process is ensured and a uniform film can be formed on the semiconductor substrate.

상기에서는 본 발명의 바람직한 실시예를 참조하여 설명하였지만, 해당 기술 분야의 숙련된 당업자는 하기의 특허 청구의 범위에 기재된 본 발명의 사상 및 영역으로부터 벗어나지 않는 범위 내에서 본 발명을 다양하게 수정 및 변경시킬 수 있음을 이해할 수 있을 것이다.Although described above with reference to a preferred embodiment of the present invention, those skilled in the art will be variously modified and changed within the scope of the invention without departing from the spirit and scope of the invention described in the claims below I can understand that you can.

Claims (6)

기판을 지지하기 위한 바디;A body for supporting the substrate; 상기 바디의 표면에 형성되어 있고, 제1세라믹 물질로 이루어지는 제1코팅층; 및A first coating layer formed on a surface of the body and made of a first ceramic material; And 상기 기판을 인접하는 상기 바디의 일면에서 상기 제1코팅층 상에 형성되어 상기 기판과 접촉되고, 도전성 물질로 이루어지는 버퍼층과 제2세라믹 물질로 이루어지는 세라믹층이 반복적으로 형성된 제2코팅층을 포함하는 것을 특징으로 하는 기판을 지지하기 위한 척.A second coating layer formed on one surface of the body adjacent to the substrate to be in contact with the substrate and having a buffer layer made of a conductive material and a ceramic layer made of a second ceramic material repeatedly formed. Chuck for supporting a substrate to be made. 제1항에 있어서, 상기 기판은 제1크기를 갖고, 상기 바디의 일면에는 상기 제1크기와 대응하는 제2크기를 갖는 오목부가 형성되어 있으며,The method of claim 1, wherein the substrate has a first size, and one side of the body is formed with a recess having a second size corresponding to the first size, 상기 제2코팅층은 상기 오목부에 형성되는 것을 특징으로 하는 기판을 지지하기 위한 척.And the second coating layer is formed in the concave portion. 제1항에 있어서, 상기 제1코팅층 및 제2코팅층은 용사코팅 방식으로 형성되는 것을 특징으로 하는 기판을 지지하기 위한 척.The chuck of claim 1, wherein the first coating layer and the second coating layer are formed by thermal spray coating. 제1항에 있어서, 상기 도전성 물질은 알루미늄을 포함하는 것을 특징으로 하는 기판을 지지하기 위한 척.The chuck of claim 1, wherein the conductive material comprises aluminum. 제1항에 있어서, 상기 제1세라믹 물질 및 상기 제2세라믹 물질은 산화알루미늄을 포함하는 것을 특징으로 하는 기판을 지지하기 위한 척.The chuck of claim 1, wherein the first ceramic material and the second ceramic material comprise aluminum oxide. 제1항에 있어서, 상기 세라믹층의 두께는 250 내지 350㎛이며, 상기 버퍼층의 두께는 10 내지 100㎛인 것을 특징으로 하는 기판을 지지하기 위한 척.The chuck of claim 1, wherein the ceramic layer has a thickness of 250 to 350 μm and the buffer layer has a thickness of 10 to 100 μm.
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