KR20030089562A - Method for manufacturing semiconductor device - Google Patents

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신성훈
홍민종
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Abstract

PURPOSE: A method for fabricating a semiconductor device is provided to form an ultimately fine line by using a plasma interference phenomenon while using conventional equipment. CONSTITUTION: The first oxide layer(110), a conductive layer(120), the first nitride layer, the second oxide layer and the second nitride layer are sequentially formed on a semiconductor substrate(100). The second nitride layer and the second oxide layer are selectively removed to form the second nitride layer pattern(160a) and the second oxide layer pattern(150a). The first nitride layer is selectively removed to form the first nitride layer pattern(140a) and a line pattern(180) through an etch process using a plasma interference phenomenon. The selectively eliminated portion is filled with the third oxide layer. The second nitride layer pattern, the second oxide layer pattern, the first nitride layer pattern and the third oxide layer are eliminated. The conductive layer is selectively removed to form a predetermined line.

Description

반도체 소자의 제조방법{METHOD FOR MANUFACTURING SEMICONDUCTOR DEVICE}Manufacturing method of semiconductor device {METHOD FOR MANUFACTURING SEMICONDUCTOR DEVICE}

본 발명은 반도체 소자의 제조방법에 관한 것으로, 보다 상세하게는 자외선 간섭현상을 이용하여 미세한 라인을 형성할 수 있는 반도체 소자의 제조방법에 관한 것이다.The present invention relates to a method for manufacturing a semiconductor device, and more particularly, to a method for manufacturing a semiconductor device capable of forming fine lines using ultraviolet interference.

일반적으로, 게이트 라인(Gate Line)은 반도체 소자를 구성하는 가장 중요한라인중 하나로 인식된다. 종래 기술에 따른 반도체 소자의 제조방법에 있어서, 이러한 게이트 라인을 비롯한 여러 다양한 라인들은 다음과 같이 형성된다.In general, a gate line is recognized as one of the most important lines constituting a semiconductor device. In the method of manufacturing a semiconductor device according to the prior art, various various lines including the gate line are formed as follows.

먼저, 도면에는 도시하지 않았지만, 기판상에 PR(감광막)을 코팅한다. 그런다음, 예를 들어 248nm 파장을 갖는 DUV 스텝퍼(Deep Ultra Violet Stepper)라는 노광장비와 소정 형태의 마스크로 일정 대상물을 패터닝하여 원하는 라인을 형성한다.First, although not shown in the figure, a PR (photosensitive film) is coated on a substrate. Then, for example, a desired object is patterned with an exposure apparatus called a DUV stepper having a wavelength of 248 nm and a mask of a predetermined type to form a desired line.

그러나, 종래 기술에 따른 반도체 소자의 제조방법에 있어서는 다음과 같은 문제점이 있다.However, the manufacturing method of the semiconductor device according to the prior art has the following problems.

종래 기술에 있어서, 현재 사용되고 있는 DUV 스텝퍼를 기준으로 패터닝할 수 있는 한계는 약 100nm 정도까지이다. 이는 DUV 스텝퍼의 광원 파장이 248nm임을 감안할 때 이론적으로 패터닝할 수 있는 공정능력이다. 그러나, 집적도를 향상시키기 위한 일환으로 라인 폭을 100nm 이하로 패터닝하기 위해서는 광원파장이 193nm인 ArF 스캐너(Scanner) 등의 고가의 장비를 사용하여야 하며, 또한 이에 상응하는 PR 개발이 우선되어야 하는 등의 어려움이 있다.In the prior art, the limit of patterning based on the DUV stepper currently used is up to about 100 nm. This is a theoretical capability to pattern, given that the light source wavelength of the DUV stepper is 248 nm. However, in order to improve the degree of integration, in order to pattern the line width to 100 nm or less, expensive equipment such as an ArF scanner having a light source wavelength of 193 nm should be used, and corresponding PR development should be prioritized. There is difficulty.

이에, 본 발명은 상기한 종래 기술상의 문제점을 해결하기 위하여 안출된 것으로, 본 발명의 목적은 기존의 장비를 사용하면서도 플라즈마(plasma) 간섭 현상을 이용하여 미세한 라인을 형성할 수 있는 반도체 소자의 제조방법을 제공함에 있다.Accordingly, the present invention has been made to solve the above-mentioned problems in the prior art, an object of the present invention is to manufacture a semiconductor device that can form a fine line using a plasma interference phenomenon while using existing equipment In providing a method.

도 1 내지 도 6은 본 발명에 따른 반도체 소자의 제조방법을 설명하기 위한 공정별 단면도.1 to 6 are cross-sectional views for each process for explaining a method of manufacturing a semiconductor device according to the present invention.

* 도면의 주요부분에 대한 부호의 설명 *Explanation of symbols on the main parts of the drawings

100; 반도체 기판110; 제1산화막100; Semiconductor substrate 110; First oxide film

120; 전도층130; 자연산화막120; Conductive layer 130; Natural oxide film

140; 제1질화막150; 제2산화막140; A first nitride film 150; Second oxide film

160; 제2질화막170; 포토레지스트 패턴160; Second nitride film 170; Photoresist pattern

180; 라인 패턴190; 제3산화막180; Line pattern 190; Tertiary oxide film

200; 라인200; line

상기 목적을 달성하기 위한 반도체 소자의 제조방법은, 반도체 기판상에 제1산화막, 전도층, 제1질화막, 제2산화막 및 제2질화막을 순차로 형성하는 단계; 상기 제2질화막과 제2산화막을 선택적으로 제거하여 제2질화막 패턴과 제2산화막 패턴을 형성하는 단계; 플라즈마 간섭현상을 이용한 식각으로 상기 제1질화막을 선택적으로 제거하여 제1질화막 패턴과 라인 패턴을 형성하는 단계; 상기 선택적으로 제거된 부분을 제3산화막으로 매립하는 단계; 상기 제2질화막 패턴, 제2산화막 패턴, 제1질화막 패턴, 제3산화막을 제거하는 단계; 및 상기 전도층을 선택적으로 제거하여 소정의 라인을 형성하는 단계를 포함하는 것을 특징으로 한다.A method of manufacturing a semiconductor device for achieving the above object comprises the steps of sequentially forming a first oxide film, a conductive layer, a first nitride film, a second oxide film and a second nitride film on a semiconductor substrate; Selectively removing the second nitride film and the second oxide film to form a second nitride film pattern and a second oxide film pattern; Selectively removing the first nitride layer by etching using plasma interference to form a first nitride layer pattern and a line pattern; Embedding the selectively removed portion into a third oxide film; Removing the second nitride film pattern, the second oxide film pattern, the first nitride film pattern, and the third oxide film; And selectively removing the conductive layer to form a predetermined line.

본 발명에 의하면 새로운 PR 수급 문제나 고가의 장비를 사용하지 않고 기존의 장비를 사용하면서도 아주 미세한 라인을 형성할 수 있게 된다.According to the present invention, it is possible to form a very fine line while using existing equipment without using a new PR supply problem or expensive equipment.

이하, 본 발명에 따른 반도체 소자의 제조방법을 첨부한 도면을 참조하여 상세히 설명한다.Hereinafter, a method of manufacturing a semiconductor device according to the present invention will be described in detail with reference to the accompanying drawings.

도 1 내지 도 6은 본 발명에 따른 반도체 소자의 제조방법을 설명하기 위한 공정별 단면도이다.1 to 6 are cross-sectional views of processes for describing a method of manufacturing a semiconductor device according to the present invention.

본 발명에 따른 반도체 소자의 제조방법은, 도 1에 도시된 바와 같이, 실리콘(Si)과 같은 반도체 원소 등으로 이루어진 반도체 기판(100)상에 터널 산화막(Tunnel O라인 패턴ide)으로서의 제1산화막(110)을 증착한후, 후속공정으로 최종적으로 패터닝될 전도층(120)을 폴리실리콘 등으로 형성한다.In the method of manufacturing a semiconductor device according to the present invention, as shown in FIG. 1, a first oxide film as a tunnel oxide film (Tunnel O-line pattern) is formed on a semiconductor substrate 100 made of a semiconductor element such as silicon (Si). After depositing the 110, a conductive layer 120 to be finally patterned in a subsequent process is formed of polysilicon or the like.

상기 전도층(120)상에는 질화막과 전도층과의 계면의 응착력(Adhesion)을 위하여 버퍼층(Buffer Layer)으로 산화막을 증착하여야 한다. 그러나, 상기전도층(120)상에는 자연산화막(110: Native Oxide)이 항상 약 30Å 정도 존재한다. 따라서, 버퍼층으로서의 산화막 증착을 생략하고 바로 제1질화막(140)을 증착한다. 상기 제1질화막(140)은 후속 공정시 마스크(Mask) 역할을 수행하여야 하므로 약 100Å~5,000Å 정도의 두께로 두껍게 형성한다.On the conductive layer 120, an oxide film should be deposited as a buffer layer for adhesion between the nitride film and the conductive layer. However, on the conductive layer 120, a native oxide film 110 (Native Oxide 110) is always present about 30 kPa. Therefore, the first nitride film 140 is deposited immediately without the oxide film deposition as a buffer layer. Since the first nitride layer 140 should serve as a mask in a subsequent process, the first nitride layer 140 is formed to a thickness of about 100 μs to 5,000 μs.

계속하여, 상기 제1질화막(140) 상에 제2산화막(150)과 제2질화막(160)을 순차적으로 형성한다. 상기 제2질화막(160)의 경우도 후속 공정시 마스크 역할을 수행하여야 하므로 약 100Å~5,000Å 정도의 두께로 두껍게 형성한다. 상기 제2산화막(150)은 버퍼층으로서 약 100Å~5,000Å 정도의 두께로 형성한다.Subsequently, the second oxide film 150 and the second nitride film 160 are sequentially formed on the first nitride film 140. In the case of the second nitride film 160, a thickness of about 100 kV to about 5,000 kPa is formed because it should serve as a mask in a subsequent process. The second oxide film 150 is formed to a thickness of about 100 GPa to 5,000 GPa as a buffer layer.

그 결과, 상기 기판(100) 상에는 제1산화막(110), 전도층(120), 제1질화막(140), 제2산화막(150) 및 제2질화막(160)이 순차로 형성된 적층구조로 된다.As a result, the first oxide film 110, the conductive layer 120, the first nitride film 140, the second oxide film 150, and the second nitride film 160 are sequentially formed on the substrate 100. .

이어서, 도 2에 도시된 바와 같이, 상기 제2질화막(160) 상에 일정한 형태를 가진 포토레지스트 패턴(170)을 형성한다. 그리고, 상기 포토레지스트 패턴(170)을 마스크로 하는 식각 공정으로 상기 제2질화막(160)을 선택적으로 제거하여 제2질화막 패턴(160a)을 형성한다.Subsequently, as shown in FIG. 2, a photoresist pattern 170 having a predetermined shape is formed on the second nitride layer 160. In addition, the second nitride layer 160 is selectively removed by an etching process using the photoresist pattern 170 as a mask to form a second nitride layer pattern 160a.

계속하여, 상기 제2질화막 패턴(160a)을 마스크로 하는 식각 공정으로 상기 제1질화막(140) 표면이 노출되도록 상기 제2산화막(150)을 선택적으로 제거하여 제2산화막 패턴(150a)을 형성한다.Subsequently, the second oxide layer 150 is selectively removed to expose the surface of the first nitride layer 140 by an etching process using the second nitride layer pattern 160a as a mask to form a second oxide layer pattern 150a. do.

그다음, 도 3에 도시된 바와 같이, 상기 제2질화막 패턴(160a)을 마스크로 하는 식각으로 상기 제1질화막(140)을 선택적으로 제거하여 제1질화막 패턴(140a)을 형성한다. 이때, 상기 자연산화막(130)도 선택적으로 제거되어 자연산화막 패턴(130a)이 형성된다.3, the first nitride film 140 is selectively removed by etching using the second nitride film pattern 160a as a mask to form the first nitride film pattern 140a. In this case, the natural oxide layer 130 may also be selectively removed to form a natural oxide layer pattern 130a.

한편, 상기 식각 공정은 소정의 노광장비, 예를 들어 DUV 스텝퍼(Deep Ultra Violet Stepper)로 정의(define)할 수 없는 선폭의 라인, 예를 들어, 30nm 정도의 게이트 라인의 패턴 형성을 위한 것으로서 플라즈마의 간섭현상(Interference)을 이용한 전면식각(Blanket Etch) 공정이다. 이러한 플라즈마의 간섭현상 (Interference)을 이용한 전면식각(Blanket Etch) 공정으로써 선택적으로 식각될 상기 제1질화막(140)과 자연산화막(130)중 플라즈마의 간섭현상에 의해서 식각되지 않는 부분인 라인 패턴(180)이 형성된다.On the other hand, the etching process is for forming a pattern of a line of a line width, for example, a gate line of about 30nm that cannot be defined by a predetermined exposure equipment, for example, a deep ultra violet stepper (DUV stepper), plasma It is a blanket etching process using Interference. Line pattern which is a portion of the first nitride film 140 and the natural oxide film 130 to be selectively etched by the plasma etching process using the interference of the plasma, which is not etched by the plasma phenomenon. 180) is formed.

즉, 상기 라인 패턴(180)은 제1질화막(140)과 자연산화막(130)중 식각되지 않고 잔류하는 부분들(140b)(130b)로 이루어진다.That is, the line pattern 180 includes portions 140b and 130b which remain unetched among the first nitride layer 140 and the natural oxide layer 130.

이어서, 도 4에 도시된 바와 같이, 식각 공정으로 제거된 부분(A)을 고밀도 플라즈마(HDP) 산화물 등으로 매립하여 제3산화막(190)을 형성한다. 상기 라인 패턴(180)을 보호할 목적으로 제3산화막(190)을 형성하는 것이다.Subsequently, as shown in FIG. 4, the portion A removed by the etching process is buried in a high density plasma (HDP) oxide or the like to form a third oxide film 190. The third oxide layer 190 is formed to protect the line pattern 180.

그다음, 도 5에 도시된 바와 같이, 상기 전도층(120)상에 라인 패턴(180)만이 남도록 상기 제2질화막 패턴(160a), 제2산화막 패턴(150a), 제1질화막 패턴(140a) 및 제3산화막(190)을 제거한다.Next, as shown in FIG. 5, the second nitride film pattern 160a, the second oxide film pattern 150a, the first nitride film pattern 140a and the only line pattern 180 remain on the conductive layer 120. The third oxide film 190 is removed.

이러한 과정은 먼저 상기 제2질화막 패턴(160a)을 나이트라이드 스트립(Nitride Strip) 공정으로 제거시킨다. 이후, 버퍼막인 상기 제2산화막 패턴(150a)을 선택적으로 제거하고, 상기 제1질화막 패턴(140a) 역시 나이트라이트스트립(Nitride Strip) 공정으로 제거시킨다. 제3산화막(190)의 경우도 선택적인 식각 공정으로 제거시킨다.This process first removes the second nitride film pattern 160a by a nitride strip process. Thereafter, the second oxide layer pattern 150a, which is a buffer layer, is selectively removed, and the first nitride layer pattern 140a is also removed by a nitride strip process. The third oxide layer 190 is also removed by a selective etching process.

그다음, 도 6에 도시된 바와 같이, 상기 라인 패턴(180)을 마스크로 하는 전면식각(Blanket Etch) 공정으로 상기 전도층(120)을 선택적으로 제거하여 전도층 패턴(120a)과 제1산화막 패턴(110a)으로 이루어진 약 30nm 정도로 아주 미세한 게이트 라인(Gate Line)과 같은 소정의 라인(200)을 형성한다.Next, as illustrated in FIG. 6, the conductive layer 120 is selectively removed by a blanket etching process using the line pattern 180 as a mask to form the conductive layer pattern 120a and the first oxide layer pattern. A predetermined line 200 is formed, such as a very fine gate line of about 30 nm consisting of 110a.

본 발명의 원리와 정신에 위배되지 않는 범위에서 여러 실시예는 당해 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 자명할 뿐만 아니라 용이하게 실시할 수 있다. 따라서, 본원에 첨부된 특허청구범위는 이미 상술된 것에 한정되지 않으며, 하기 특허청구범위는 당해 발명에 내재되어 있는 특허성 있는 신규한 모든 사항을 포함하며, 아울러 당해 발명이 속하는 기술분야에서 통상의 지식을 가진 자에 의해서 균등하게 처리되는 모든 특징을 포함한다.Various embodiments can be easily implemented as well as self-explanatory to those skilled in the art without departing from the principles and spirit of the present invention. Accordingly, the claims appended hereto are not limited to those already described above, and the following claims are intended to cover all of the novel and patented matters inherent in the invention, and are also common in the art to which the invention pertains. Includes all features that are processed evenly by the knowledgeable.

이상에서 설명한 바와 같이, 본 발명에 따른 반도체 소자의 제조방법에 의하면, 새로운 PR 수급 문제나 고가의 장비 사용을 하지 않고 기존의 DUV 스텝퍼(광원파장 248nm)를 사용하면서도 100nm 이하의 아주 미세한 패터닝을 할 수 있게 된다.As described above, according to the method of manufacturing a semiconductor device according to the present invention, a very fine patterning of 100 nm or less can be performed without using a new PR supply problem or using expensive equipment while using an existing DUV stepper (light source wavelength of 248 nm). It becomes possible.

Claims (8)

반도체 기판상에 제1산화막, 전도층, 제1질화막, 제2산화막 및 제2질화막을 순차로 형성하는 단계;Sequentially forming a first oxide film, a conductive layer, a first nitride film, a second oxide film, and a second nitride film on a semiconductor substrate; 상기 제2질화막과 제2산화막을 선택적으로 제거하여 제2질화막 패턴과 제2산화막 패턴을 형성하는 단계;Selectively removing the second nitride film and the second oxide film to form a second nitride film pattern and a second oxide film pattern; 플라즈마 간섭현상을 이용한 식각으로 상기 제1질화막을 선택적으로 제거하여 제1질화막 패턴과 라인 패턴을 형성하는 단계;Selectively removing the first nitride layer by etching using plasma interference to form a first nitride layer pattern and a line pattern; 상기 선택적으로 제거된 부분을 제3산화막으로 매립하는 단계;Embedding the selectively removed portion into a third oxide film; 상기 제2질화막 패턴, 제2산화막 패턴, 제1질화막 패턴, 제3산화막을 제거하는 단계; 및Removing the second nitride film pattern, the second oxide film pattern, the first nitride film pattern, and the third oxide film; And 상기 전도층을 선택적으로 제거하여 소정의 라인을 형성하는 단계를 포함하는 것을 특징으로 하는 반도체 소자의 제조방법.Selectively removing the conductive layer to form a predetermined line. 제1항에 있어서,The method of claim 1, 상기 플라즈마 간섭현상을 이용한 식각은, 상기 제2질화막 패턴을 마스크로 이용하는 전면(Blanket) 식각으로서 상기 제1질화막이 선택적으로 제거되어 라인 패턴이 형성되는 것을 특징으로 하는 반도체 소자의 제조방법.The etching using the plasma interference phenomenon is a blanket etching using the second nitride film pattern as a mask, wherein the first nitride film is selectively removed to form a line pattern. 제2항에 있어서,The method of claim 2, 상기 라인 패턴은 상기 제1질화막과 자연산화막으로 구성되는 것을 특징으로 하는 반도체 소자의 제조방법.The line pattern is a semiconductor device manufacturing method, characterized in that consisting of the first nitride film and the natural oxide film. 제1항에 있어서,The method of claim 1, 상기 제1질화막과 제2질화막은 식각 공정시 마스크 역할을 할 수 있을 정도의 두께로 형성되는 것을 특징으로 하는 반도체 소자의 제조방법.The first nitride film and the second nitride film is a semiconductor device manufacturing method, characterized in that formed to a thickness enough to act as a mask during the etching process. 제4항에 있어서,The method of claim 4, wherein 상기 두께는 100Å~5,000Å인 것을 특징으로 하는 반도체 소자의 제조방법.The thickness is a semiconductor device manufacturing method, characterized in that 100 ~ 5,000Å. 제1항에 있어서,The method of claim 1, 상기 제2산화막은 100Å~5,000Å 두께로 형성되는 것을 특징으로 하는 반도체 소자의 제조방법.The second oxide film is a semiconductor device manufacturing method, characterized in that formed in a thickness of 100 ~ 5,000Å. 제1항에 있어서,The method of claim 1, 상기 제3산화막은 고밀도 플라즈마 산화막인 것을 특징으로 하는 반도체 소자의 제조방법.And the third oxide film is a high density plasma oxide film. 제1항에 있어서,The method of claim 1, 상기 소정의 라인을 형성하는 단계는 상기 라인 패턴을 마스크로 하는 전면식각 공정으로 상기 전도층을 선택적으로 제거하는 것을 특징으로 하는 반도체 소자의 제조방법.The forming of the predetermined line may include selectively removing the conductive layer by a front surface etching process using the line pattern as a mask.
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Citations (4)

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