KR20030086251A - 전자 컴포넌트의 스핀 에칭 평탄화를 위한 평탄화기 및이를 이용한 방법 - Google Patents

전자 컴포넌트의 스핀 에칭 평탄화를 위한 평탄화기 및이를 이용한 방법 Download PDF

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Abstract

예시되는 전자 컴포넌트는 기판층(110), 기판층(110)에 결합되는 유전체 층(120), 유전체 층(120)에 결합되는 베리어층(130), 베리어층(130)과 결합되는 전도층(140) 및 전도층(140)에 결합되는 보호층(150)을 포함한다. 전자 컴포넌트의 제조방법은 유전체 층(120)을 결합하는 기판(110)을 제공하는 단계, 유전체 층(120)에 베리어층(130)을 결합하는 단계, 베리어층(130)에 전도층(140)을 결합하는 단계, 및 전도층(140)에 보호층(150)을 결합하는 단계를 포함한다. 전자 컴포넌트의 전도성 표면을 평탄화하는 방법은 전도층(140)에 보호층(150)을 삽입하거나 결합하는 단계, 전도층(140)에 대해 보호층(150)을 분산하는 단계, 보호층(150)을 경화하는 단계, 전도층(140)으로 에칭 용액을 삽입하는 단계 및 상기 전도성 표면을 대체로 평면성으로 에칭하는 단계를 포함한다.

Description

전자 컴포넌트의 스핀 에칭 평탄화를 위한 평탄화기 및 이를 이용한 방법{PLANARIZERS FOR SPIN ETCH PLANARIZATION OF ELECTRONIC COMPONENTS AND METHODS OF USE THEREOF}
전자 컴포넌트(electronic component)들은 소비재와 상업적 전자제품들의 수를 증가시키는데 사용된다. 이러한 소비재 및 상업적 제품들의 몇몇 예로는 텔레비젼, 컴퓨터, 휴대폰, 페이저, 팜형 수첩(palm-type organizer), 휴대용 라디오, 카스테레오 또는 리모트 컨트롤이 있다. 이러한 소비재 및 상업적 전자제품에 대한 요구가 증가함에 따라, 소비자와 비지니스를 위해 동일한 제품들이 더 작아지고 더 휴대가 가능할 필요성 또한 있다.
이러한 제품들의 크기 감소에 따라, 상기 제품들을 포함하는 부품들 또한 더 작아져야 한다. 크기가 감소되거나 축소될 필요가 있는 이러한 부품들의 몇몇 예로는 인쇄회로, 배선 보드, 레지스터, 와이어링, 키보드, 터치패드 및 칩 패키징이있다.
전자 컴포넌트들의 크기가 감소되거나 축소되면, 더 큰 컴포넌트에 존재하는 어떤 결함들이 축소된 컴포넌트에서 확장될 것이다. 따라서, 더 큰 컴포넌트에 존재하거나 존재할 수 있는 결함들은 가능하다면, 컴포넌트가 더 작은 전자 제품을 위해 축소되기 전에 인식되고 수정되어야 한다.
전자 컴포넌트의 결함들을 인식하고 수정하기 위하여, 컴포넌트, 사용된 물질 및 이러한 컴포넌트들을 만들기 위한 제조 공정들이 상세히 분석되어야 한다. 전자 컴포넌트는 몇가지 경우에 있어서, 금속, 폴리머, 금속 합금, 무기 물질 또는 유기금속 물질과 같은 물질층으로 이루어진다. 상기 물질층들은 얇고(밀리미터 이하의 두께로), 정교하다.
집적회로(IC)는 더 작아지고 성능이 더 향상됨에 따라, 웨이퍼상의 컴포넌트들의 밀도를 증가시킬 필요가 있고, 집적회로가 그 기능을 수행할 때의 속도 증가가 요구된다. 컴포넌트 밀도 증가는 웨이퍼상의 전도성 트렌치 및 바이어스("상호연결부")의 크기를 감소시키는 것을 필요로 한다. 그러나, 전류-운반 전도체의 횡단면을 감소시키면 동일 전도 물질에 대한 전기적 저항이 증가하고, 회로 성능이 저하되며, 상기 상호연결부의 가열이 증가된다. 따라서, 이러한 집적회로의 제조 물질 및 방법은 더 향상된 제조 물질과 방법을 수행함으로써 평가되고 잠정적으로 대체될 필요가 있다.
종래의 IC 기술은 텅스텐(W) 및 알루미늄(AL) 상호연결부 및/또는 이러한 물질들을 포함하는 합금을 사용한다. 텅스텐, 알루미늄 및 이들의 합금은 전자 컴포넌트에 사용하기에 적합한 전기 전도성을 갖고 있지만, 차세대 IC는 구리(Cu)와 같이, 더 높은 전도성 물질을 사용하는 것이 바람직하다.
구리는 전자 컴포넌트에 사용하기에 이상적인 물질인 몇가지 장점들을 갖는다: a) 구리는 순은을 제외한 어떤 금속 중 가장 높은 전도성을 갖는다, b) 구리는 용이하게 납땜할 수 있다, c) 구리는 자연 환경에서 훌륭한 부식 내성을 갖는다. 구리 합금은 또한 전자 컴포넌트에 사용하기에 훌륭한 합금으로 여겨진다: Haper, Charles A. ed.,전자 패키징 및 상호연결 핸드북, 2nd Edition, McGraw-Hill(New York), 1997. 또한, 구리는 확산되는 단점이 있다 - IC 제조에 통상적으로 사용되는 다른 물질들을 통해 쉽고 폭넓게 확산되어, IC 성능을 심각히 저하됨. 구리 확산을 유전 물질로 조정하기 위하여, 특히 유전 물질이 다공성(porous)이라면, 베리어 물질 또는 층이 구리 증착(또는 어떤 "구리와 같은" 전도성 물질의 증착)전에 증착되어 구리 또는 다른 전도성 물질이 주변 물질 또는 유전 물질로 확산되는 것을 방해할 수 있다.
일단 적층 물질이 마련되면, 현대의 IC 컴포넌트에 요구되는 정확도로 패턴화되고 에칭될 수 있는 평평하고, 부드러운 표면을 제공하기 위해 평탄화된다. 화학적 기계적 평탄화(CMP)와 같은, 접촉 평탄화는 종래기술에서 알려져 있고, Joseph M. Steigerwald, Shyam P. Muraraka 및 Ronald J. Gutman의,마이크로전자 물질의 화학적 기계적 평탄화와 같은 책자에 완전히 명시되어 있다. CMP는 연마 패드를 사용하여 웨이퍼와 기계적으로 접촉되고, 상기 연마 패드 및 웨이퍼 사이에 삽입되는 연마 슬러리(abrasive slurry)와 함께 평탄화된다. 상기 연마 패드에 대한 연마 패드의 상대성 운동(통상, 회전 운동)은 기계적 연마를 통해 상기 웨이퍼를 연마하도록 한다. 에칭 용액을 웨이퍼에 적용함으로써 웨이퍼의 화학적 에칭이 일어난다.
스핀 에칭 평탄화(Spin Etch Planarization:SEP)와 같은 비접촉 평탄화는 웨이퍼의 표면을 기계적으로 연마하지 않는 평탄화의 다른 방법이다. 이러한 평탄화 공정은 적절한 화학약품을 적용함으로써 순수하게 일어날 수 있다. 스핀 에칭 평탄화 공정은 미국특허출원 09/356,487에 명시되어 있고 그 전체가 참조로 본 발명에 포함될 수 있다. 비접촉 평탄화 및 스핀 에칭 평탄화의 실시예들은 이하의 공개석상에서 보고되고 논의되었다: 1999년 12월 1-3일Proceeding of SEMI Technology Symposium 99에서 J. Levert, S. Mukherjee and D. DeBear, "구리 다마신 상호연결을 위한 스핀 에칭 평탄화(Spin Etch Planarization for Copper Damascene Interconnects)"의 pp.4-73 에서 4-82; 1999년 10월Electrochemical Society Conference에서 J. Levert, S.Mukherjee, D. Debear 및 M. Furry, "듀얼 다마신 구리 상호연결을 위한 새로운 스핀 에칭 평탄화 공정", p.162ff; 2000년 4월 27일 캘리포니아 샌프란시스코MRS Spring Meeting에서 Shyama P. Mukherjee, Joseph A. Levert 및 Donald S. DeBear, "스핀 에칭 공정에 의한 구리 다마신 상호연결의 평탄화: 화학적 접근법"; 및 전술한 모든 인용예들을 포함하는 2000년 3월, 43(3),Solid State Technology에서 Donald S. DeBear, Joseph A. Levert 및 Shyama Mukherjee, "듀얼 다마신 상호연결 구조를 위한 스핀 에칭 평탄화"의 pp 53-60.
비접촉 평탄화는 중요한 단점이 있다 - 평탄화 공정에 의해 표면 결함 및 결점이 발생할 수 있고, 상기 결점 또는 결함에서 전도성 층의 일부가 바람직하지 못하게 제거되어 디시(dish)와 같은 기하학을 초래할 수 있다. 디싱(dishing)은 필드 영역 전도층과 상기 필드 영역 상부에 놓이는 베리어층을 제거하는 통상의 바람직하지 못한 측면 효과이다. 즉, 연마 또는 평탄화 공정은 상기 결점의 상부 뿐만 아니라 상기 결점의 틈(crevice)들도 닳게 할 수 있고, 이것은 적용되는 평탄화 기술에도 불구하고 일정한 결점들을 포함하는 표면을 초래한다.
따라서, 집적회로의 제조에 사용되는 평탄화 기술을 향상시켜서, 표면이 평탄화될 때 전도성 층의 결점 및 표면 결함들을 제거되지 않거나 최소로 제거되게 할 필요가 있다. 또한, 향상된 평탄화 기술은 집적회로를 형성하는 공정을 방해하거나 중단시키지 않는 것이 중요하다.
종래기술의 도 1은 평탄화 전에 종래의 구리 다마신 금속 상호연결의 개념도를 나타내는 것으로서, a) 기판층(110), b) 기판층(110)에 결합되는 유전체 물질 또는 층(120), c) 유전체 층(120)과 결합되는 베리어층(130) 및 d) 베리어층(130)과 결합되는 전도층(140)을 포함한다. 이러한 형태의 종래의 상호연결은 몇가지 형태의 통상적인 전자 컴포넌트에서 발견할 수 있다.
도 1의 유전체 물질 또는 층(120)은 일반적으로 포토리소그래피와 프라즈마 에칭과 같은 기술에 의해 패턴된다.(주의: "유전체 물질" 및 "유전체 층"이라는 용어는 본 명세서상에서 상호교환적으로 사용될 수 있다). 베리어층(130)은 통상적으로 전도층(140)의 증착 이후에 패턴된 유전체상에 증착된다. 종래의베리어층(130)은 탄탈/탄탈 질화물(Ta/TaN)을 포함하고 구리 전도층(140)으로 사용된다.
이러한 종래의 컴포넌트에서 상기 전도층은 적층 컴포넌트를 형성할 때 중요한 문제가 될 수 있는 결함(imperfection)들을 포함한다. 도 1은 결함(160)이 전도층(140)의 표면상에 있는 것처럼 나타낸다. 표면 토포그래피 결함들은 상기 전도층을 하부의 베리어 물질과 유전체 물질에 의해 형성되는 트렌치 및 바이어스의 표면 토포그래피와 일치하도록 적용함으로써 발생된다.
이상적으로, 종래의 전자 컴포넌트의 결함(1600들을 수정하기 위해서는, 상기 전도층의 표면을 기계적 연마, 화학적 연마 또는 화학적 기계적 연마와 같은 몇가지 수단을 통해 평탄화하거나 연마해야 한다. 도 2는 상기 표면이 연마되고 모든 결함들이 제거된 이상적인 상황을 나타낸다. 완전한 평탄화를 통해 전도층(140)의 상부 또는 승강 표면(142)이 필드 영역상의 베리어층(130)의 상면(132)과 동일 평면이 될 때까지 구리를 제거하고, 이 지점에서 에칭은 중단된다. 또한, 이상적인 평탄화는 전도층(140)과 동일한 비율(대체로 1 대 1 선택도)로 베리어층(130)을 제거한다.
그러나, 이상적으로, 상기 표면이 평탄화 될 때, 전도층(140)의 결함(160)들이 평탄화 공정에 의해 영향을 받고, 결함(160)에서 전도층(140)의 일부분들은 바람직하지 못하게 제거되어 "디싱(dishing)"이라고 하는 디시(dish)와 같은 기하학을 초래할 수 있다. 결함(160)들은 디싱과 표면 토포그래피 결함들을 통해 생성될 수 있다. 디싱은 과도한 전도성 물질의 제거 동안에 비효율적인 평탄화 공정의 결과이다(도 3 참조). 디싱은 필드 영역 전도성 층(140)과 상기 필드 영역 상부에 놓이는 베리어층(130)을 제거하는 통상의 바람직하지 못한 측면-효과이다. 즉, 연마 또는 평탄화 과정은 상기 결함들의 상부 뿐만 아니라 상기 결점의 틈(crevice)들도 닳게 할 수 있다. 더욱이, 흔히 사용되는 에천트는 전도층(140)과 같은 비율로 베리어층(130)을 제거하지 못하고, 표면 결함을 부가적으로 형성하게 한다.
도 4는 금속-충전된 피쳐 및 유전체(120)의 동일평면성을 유지하기 위해 충분한 전도성 물질 또는 층(140)의 제거에 따라 순차적인 평탄화에 의해 노출된 이후 베리어층(130)이 제거된 다른 종래의 적층 물질을 나타낸다. 상기 평탄화 공정이 베리어 물질(130)과 전도층(140)의 제거에 있어서 대체로 1:1 선택도를 이룬다면, 하나의 단계로 직접 평탄화를 달성할 수 있다. 그러나, 이것은 어떤 평탄화 공정에서 극히 이상적인 성과이다. 본 발명에서 명시되는 것과 같이 어떤 실제적인 평탄화 공정은 디싱과 표면 토포그래피 결함들의 효과를 고려해야 한다.
본 출원은 미국 실용출원, "평탄화를 위한 점착 보호 오버레이어(Viscous Protective Overlayers for Planarization)"(출원번호 미할당)의 부분으로서 연속되는 것이며, 그 전체가 참조로 본 발명에 포함될 수 있다.
본 발명은 평탄화 및 전자 컴포넌트에 관한 것이다.
도 1은 평탄화 전의 종래의 다마신 금속 상호연결 구조의 개념도이다.
도 2는 표면이 연마되고 모든 결점들이 제거된 종래의 컴포넌트의 개념도이다.
도 3은 종래의 적층 물질을 나타내는 개념도이다.
도 4는 금속-충전된 피쳐 및 유전체의 동일평면성을 유지하기 위해 충분한 전도성 물질 또는 층의 제거에 따른 순차적인 평탄화에 의해 노출된 이후 베리어층이 제거된 종래의 적층 물질의 개념도이다.
도 5는 본 발명의 예시적인 실시예의 개념도이다.
도 6은 본 발명의 예시적인 실시예의 개념도이다.
도 7은 마이크로미터의 피쳐 크기 대 평탄화도를 나타내는 그래프이다.
예시되는 전자 컴포넌트는 a) 기판층, b) 상기 기판층에 결합되는 유전체 물질 또는 층, c) 상기 유전체 물질 또는 층에 결합되는 베리어층, d) 상기 베리어층과 결합되는 전도층 및 e) 상기 전도층에 결합되는 보호층을 포함한다.
본 발명에서 예시되는 전자 컴포넌트는 a) 기판을 제공하는 단계; b) 상기 기판에 유전체 층을 결합하는 단계; c) 상기 유전체 물질 또는 층에 베리어층을 결합하는 단계; d) 상기 베리어층에 전도층을 결합하는 단계; 및 e) 상기 전도층에 평탄화기(planarizer) 또는 평탄화될 수 있는 보호층을 결합하는 단계를 통해 제조될 수 있다. 그리고, 상기 보호층은 바람직한 경도로 경화(cure)될 수 있다.
전자 컴포넌트의 전도성 표면을 평탄화하는 방법은 a) 전도층으로 보호층을 삽입하거나 결합시키는 단계; b) 상기 보호층을 상기 전도층에 대해 분산시키고 평탄화하는 단계; c) 상기 보호층을 경화하는 단계; d) 상기 전도층으로 에칭 용액을 삽입하는 단계; 및 d) 상기 전도성 표면을 대체로 평탄하게 에칭하는 단계를 포함할 수 있다.
본 발명의 다양한 목적, 특징, 실시예 및 장점들은 참조부호들이 구성요소들을 나타내는 첨부된 도면과 함께 본 발명의 바람직한 실시예의 이하의 상세한 설명으로부터 더 명확해 질 것이다.
도 5는 본 발명에서 예시되는 전자 컴포넌트(10)의 바람직한 실시예를 나타내는 것으로서, 상기 전자 컴포넌트는 a) 기판층(110), b) 기판층(110)에 결합되는 유전체 층(120), c) 유전체 층(120)에 결합되는 베리어층(130), d) 베리어층(130)과 결합되는 전도층(140) 및 e) 전도층(140)에 결합되는 보호층(150)을 포함한다.
본 발명에서 사용되는 것처럼, "전자 컴포넌트"라는 용어는 회로보드, 커패시터, 저항기, 칩 패키징, 적층 집적회로 또는 인덕터와 같이, 전자 소자의 부분을 이루는 구성요소들을 의미한다. 전자 컴포넌트(10)는 회로보드 또는 적층 집적회로를 포함하는 것이 바람직하다.
본 실시예에서, 기판층(110)은 a) 전자 컴포넌트(10) 내에서 기능적으로 설계되고 b) 유전체 층(120)을 지지한다. 상기 기판은 그 상부에 화합물 또는 유전체 물질이 증착될 수 있는 어떤 물체 및 본 발명에서 예시되는 적층 구조와 같은 반복성 층들을 가상으로 포함할 수 있다. 예를 들어, 예시되는 기판은 금속 및 비금속, 전도체 및 비전도체, 탄력성 및 비탄력성 물질, 흡수성 및 비흡수성 물질, 평면 및 곡선 물질, 텍스쳐 및 비텍스쳐 물질, 대소 물체를 포함한다. 특히 바람직한 기판은 회로보드, 페이퍼, 글래스 및 금속 물체이다. 바람직한 실시예에서, 상기 기판은 실리콘, 실리콘-게르마늄, 갈륨-비소, 인듐 인화물, 석영 또는 사파이어 웨이퍼 및 가장 바람직한 실리콘 웨이퍼를 포함한다.
"유전 상수"라는 용어는 문맥과 일치한다면, 어떤 물질에 대해 1㎒ 내지 2㎓로 측정되는 유전 상수를 의미한다. 예시되는 유전체 층(120)의 유전 상수 값은3.0 이하이다. 바람직한 실시예에서, 상기 유전 상수 값은 2.5 이하이고, 다른 바람직한 실시예에서, 상기 유전 상수 값은 2.0 이하이다.
유전체 물질 또는 유전체 층(120)("유전체 물질" 및 "유전체 층"이란 용어 상호교환적으로 사용될 수 있음)는 비교적 낮은 유전 상수를 유지하면서 기판층(110)과 베리어층(130)을 위한 지지부를 제공하는 것과 같이, 몇가지 설계 목표를 충족하도록 설계될 수 있다. 유전체 층(120)은 접착, 수소 결합, 정전기 상호작용, 반 데 발스 힘(Van der Waals forces) 및 쿨롱 상호작용과 같은 어떤 적절한 공정에 의해 기판층(110)에 결합될 수 있다. 또한, 유전체 물질(120)은 상기 컴포넌트의 구조적, 전기적, 유전체 요구에 따라 다공성 또는 비-다공성(non-porous)일 수 있다.
도 6의 전자 컴포넌트(10)에 포함시켜서 나타낸 것처럼, 포러스 유전체 층(120)은 유기, 무기 또는 유기금속 화합물과 같은 고체 컴포넌트 및 다수의 보이드를 포함하는 유전체 층이다. 본 발명에서 사용되는 것처럼, "보이드"란 단어는 질량이 가스로 대체될 수 있는 부피를 의미한다. 상기 가스 혼합물은 일반적으로 임계값이 아니지만, 적절한 가스는 공기를 포함하는 비교적 순수 가스 및 그 혼합물을 포함한다. 보이드(125)는 통상 구형이지만, 선택적 또는 부가적으로 튜브형, 판형, 원반형, 또는 다른 형상을 포함하는 어떤 적절한 형상을 가질 수 있다. 또한, 예시되는 보이드(125)는 어떤 적정 직경을 가질 수 있다. 그리고, 예시되는 적어도 몇몇 보이드(125)는 인접한 보이드(125)와 연결되어 많은 양의 연결된 또는 "개방된" 공극성(porosity)을 갖는 구조를 형성할 수 있다. 보이드(125)는 바람직하게 1 마이크로미터 이하의 평균 직경을 갖고, 더욱 바람직하게는 100 나노미터 이하의 평균 직경을 가지며, 더 바람직하게는 10 나노미터 이하의 평균 직경을 갖는다. 또한, 예시되는 보이드(125)는 유전체 층(120)에서 균일하게 또는 램덤하게 분산될 수 있다. 바람직한 실시예에서, 보이드(125)는 유전체 층(120) 내에서 균일하게 분산된다.
유전체 물질 또는 층(120)은 무기, 유기 또는 유기금속 화합물 및 이러한 물질들의 혼합물로 구성될 수 있다. 예시되는 무기 화합물의 예로는 실리케이트, 알루미네이트 및 전이 금속을 포함하는 화합물이 있다. 유기 화합물의 예들은 폴리에리렌 에테르(polyarylene ether), 폴리이미드 및 폴리에스테르를 포함한다. 예시되는 유기금속 화합물의 예들은 폴리(디메틸실록산), 폴리(비닐실록산) 및 폴리(트리플루오로프로필실록산)을 포함한다.
또한, 유전체 물질(120)은 대체로 폴리머 물질, 대체로 단위체 물질, 또는 원하는 최종 유전체 혼합물, 원하는 전기적 특성, 원하는 유전체 물질의 사용에 따른 폴리머 및 단위체의 혼합물을 포함할 수 있다. 또한, 예시되는 유전체 물질(120)은 비결정성, 크로스-링크된, 결정성 또는 분기된 폴리머로 구성될 수 있다. 유전체 물질(120)의 바람직한 컴포넌트는 무기 폴리머이다. 더욱 바람직한 유전체 물질(120)의 컴포넌트는 증가된 수명과 폴리머 강도 때문에 무기, 크로스-링크된 폴리머이다. "크로스 링크"라는 용어는 적어도 2개의 분자, 또는 긴 분자의 두 부분이 화학적 상호작용에 의해 함께 결합되는 공정을 의미한다. 이러한 상호작용은 공유 결합의 형태, 수소 결합의 형태, 소수성, 하이드로필릭, 이온성 또는 정전기 상호작용을 포함하는 많은 서로 다른 방법에서 발생할 수 있다. 또한, 분자 상호작용은 분자와 그 자체 간에 또는 2개 이상의 분자들간에 적어도 일시적이고 물리적으로 연결되는 것을 특징으로 한다.
또한, 예시되는 폴리머는 방향족계, 할로겐화계를 포함하는 넓은 범위의 기능적 또는 구조적 반족(moiety)을 포함한다. 그리고, 적절한 폴리머는 호모폴리머 및 헤테로폴리머를 포함하는 많은 구성들을 가질 수 있다. 또한, 선택적 폴리머들은 선형, 분기된 , 슈퍼-분기된 또는 3차원과 같은 다양한 형태를 가질 수 있다. 예시되는 폴리머의 분자량은 통상, 400 달톤 내지 400000 달톤 이상의 넓은 범위를 갖는다. 바람직한 실시예에서, 유전체 물질(120)은 무기 분자 또는 폴리머를 포함한다. 가장 바람직한 실시예에서, 유전체 물질(120)은 폴리실리케이트를 포함한다.
유전체 물질(120)은 특정 설계 목표 및/또는 구조적 요구조건을 충족시키기 위해 부가적으로 또는 선택적으로 단위체를 포함한다. 본 발명에서 사용되는 것처럼, "단위체(monomer)"란 용어는 그 자체로 공유 결합을 형성할 수 있는 어떤 화학적 화합물 또는 반복적인 형태의 화학적으로 상이한 화합물을 의미한다. 단위체들간의 반복성 결합 형태는 선형, 분기된, 슈퍼-분기된 또는 3차원 제품을 형성할 수 있다. 또한, 단위체들 자체는 반복 형성 블록을 포함할 수 있고, 이러한 단위체들로부터 형성되는 폴리머들이 중합될 때 "블록폴리머"라 칭한다. 단위체들은 유기금속 또는 무기 분자들을 포함하는 분자의 다양한 화학적 클래스에 속할 수 있다. 예시되는 유기금속 단위체들의 예로는 옥타메틸사이클로테트라실록산, 메틸페닐사이클로테트라실록산, 헥사네틸디실록산 및 트리에시옥시실렌(triethyoxysilane)이 있다. 예시되는 무기 단위체들의 예는 테트래스옥시실렌 또는 알루미늄 아이소프로포사이드(isopropoxide)를 포함한다. 단위체의 분자량은 약 40 달톤 내지 20000 달톤의 범위로 극히 가변될 수 있다. 그러나, 단위체가 반복 형성 블록을 포함한다면, 더 큰 분자량을 가질 수도 있다. 단위체는 또한 크로스링크에 사용되는 그룹과 같이, 부가 그룹을 포함할 수 있다.
다른 선택적 실시예들에서, 콜로이드 실리카, 발연 실리카, 실록산, 실세스퀴옥산 및 졸-겔-유도 모노사이즈 실리카를 포함하는 많은 다른 실리콘-함유 물질들이 유전체 물질(120)의 컴포넌트로서 예시된다. 적절한 실리콘-함유 화합물은 바람직하게 100nm 이하의 크기, 더 바람직하게는 10nm 이하, 가장 바람직하게는 5 nm 이하의 크기를 갖는다. 또한, 예시되는 유전체 물질(120)은 유기, 유기금속 또는 부분적인-무기 물질을 포함하는 실리콘-함유 물질을 포함할 수 있고, 이러한 물질들은 유전체 물질(120)을 용해하지 못하는 용매에서 적어도 부분적으로 용해될 수 있다. 예를 들어, 적절한 유기 물질은 폴리스티렌 및 폴리비닐 클로라이드이다. 예시되는 유기금속 물질은 예를 들어, 옥타메틸사이클로테트라실록산이다. 예시되는 무기 물질은 예를 들어, KNO3이다.
선택적으로, 무기 성분이 유전체 물질(120)의 유기 성분을 용해하지 못하는 용액으로 적어도 부분적으로 용해될 수 있도록 유기 및 무기 화합물이 선택될 수 있다. 예를 들어, 콜로이드 실리카는 폴리에리렌 에테르와 같은 유기 폴리머를 용해하지 않고 HF 희석액에 의해 용해될 수 있다.
몇몇 바람직한 실시예에서, 유전체 물질(120)은 그것에 국한됨이 없이, 허니웰 사에 의해 예시되고, 제조되거나 명시된 유전체 물질을 포함할 수 있다: a) 공개특허 US 5959157, US 5986045, US 6124421, US6156812, US 6172128, US 6171687, US 6214746 및 출원 중인 09/197478, 09/538276, 09/544504, 09/741634, 09/651396, 09/545058, 09/587851, 09/618945, 09/619237, 09/792606에 명시된 화합물과 같은, FLARE(poly(arylene ether)), b) 출원중인 09/545058에 나타낸 것과 같은 GX3(어드먼테인-기질 물질), c) 공개특허 US 6022812, US6037275, US 6042994, US 6048804, US 6090448, US 6126733, US 6140254, US 6204202, US 6208014 및 출원중인 09/046474, 09/046473, 09/111084, 09/360131, 09/378705, 09/234609, 09/379866, 09/141287, 09/379484, 09/392413, 09/549659, 09/488075, 09/566287, 09/214219에 명시된 화합물과 같은, 나노포러스 실리카 물질 및 실리카-기질 화합물을 포함할 수 있고, 그 전체가 본 발명에서 참조로 포함될 수 있다.
베리어층(130)은 접착, 수소 결합, 정전기 상호작용, 반데 발스 힘 및 쿨롱의 상호작용의 사용과 같이, 어떤 적절한 공정에 의해 유전체 물질(120)과 결합된다. 베리어층(130)은 a) 전도층(140)의 확산으로부터 유전체 층(120)을 성공적으로 보호하는, b) 전도성 필드 평탄화 단계의 끝점을 나타내는 "에칭 스톱"으로 작용하는, c) 1:1 선택도 비율의 화학약품으로 전도층 물질(140)을 에칭하도록 반응하는, 및/또는 d) 화학약품으로 모두를 에칭하도록 반응하지 않는 몇가지 때때로상반되는 설계 목포를 충족할 수 있는 어떤 적정 물질 또는 물질들을 포함함으로서, 에칭 화학약품들이 베리어층(130)에 도달할 때, 어떤 베리어층(130)도 제거되지 않도록 한다. 예시되는 베리어층(130)은 탄탈, 탄탈 질화물, 티타늄, 티타늄 질화물, 텅스텐-질화물, 텅스텐 코발트 포스포러스 및 니켈을 포함한다. 바람직한 실시예들에서, 베리어층(130)은 탄탈, 탄탈 질화물, 또는 탄탈/탄탈 질화물(Ta/TaN) 스택을 포함한다.
전도층(140)은 전기증착, 화학적 기상증착(CVD), 플라즈마 기상증착(PVD) 및 충전 증착(fill deposition)과 같이, 어떤 적절한 증착 방법에 의해 베리어층(130)에 인가되어 결합된다. 본 발명에서 사용되는 충전 증착은 전도층(140)이 상호연결 피쳐들(바이어스 및 트렌치)를 충전하고 피쳐들간의 평탄한 "필드" 영역을 코팅하도록 인가되어 유전체 층(120)과 베리어층(130)의 전체를 커버하는 전도층(140)을 형성할 수 있다. 충전 증착은 코팅되거나 충전되는 하부 유전체 층(120)의 크기 가변 때문에, 통상 전도층(140)의 비평면 표면 토포그래피를 초래한다.
전도층(140)은 일반적으로 금속, 금속 합금, 전도성 폴리머, 전도성 혼합물질 및 어떤 다른 적절한 전도성 물질을 포함할 수 있다. 본 발명에서 사용되는 것처럼, "금속"이란 용어는 실리콘과 게르마늄과 같이 금속성을 갖는 원자와 함께, 원소의 주기율표의 d-블록과 f-블록에 있는 원자들을 의미한다. 본 발명에서 사용되는 것처럼, "d-블록"이란 용어는 원자핵을 둘러싼 3d, 4d, 5d 및 6d 오비탈을 채우는 전자들을 가진 원자들을 의미한다. 본 발명에 사용되는 것처럼, "f-블록"이란 용어는 란탄족 및 악티니드족을 포함하는 원자핵을 둘러싼 4f, 5f 오비탈을 채우는 전자들을 가진 원자들을 의미한다. 바람직한 금속들은 티타늄, 실리콘, 코발트, 구리, 니켈, 아연, 바나듐, 알루미늄, 주석, 크롬, 백금, 팔라듐, 금, 은, 텅스텐, 몰리브데늄, 세륨, 프로메티움 및 토리움을 포함한다. 더 바람직한 금속은 알루미늄, 티타늄, 실리콘, 구리, 니켈, 백금, 주석, 금, 은 및 텅스텐을 포함한다. 가장 바람직한 금속은 구리, 알루미늄 및 텅스턴을 포함한다. 또한, "금속"이란 용어는 합금, 금속/금속 혼합물, 금속 세라믹 혼합물, 금속 폴리머 혼합물 및 다른 금속 혼합물을 포함한다.
보호층(150)은 접착, 수소 결합, 정전기 상호작용, 반데 발스 힘 및 쿨롱의 상호작용의 사용과 같이, 어떤 적절한 공정에 의해 전도층(140)과 결합된다.
또한, 보호층(150)은 보호 또는 패시베이션 오버레이어(overlayer)로서 예시되고, 평탄화하거나 평탄화될 수 있으며, 전도층(140)에 최초로 결합되거나 몇몇 공정 단계에서 액체로서 결합되지만, 경화 공정의 적용에서 더 큰 경화 또는 고체 보호층으로 변경될 수 있다. 보호층(150)은 전기도금, 스핀 증착, 기상 증착, 무전해 도금, 스퍼터링/PVD, PECVD, CVD 및/또는 전압 바이어스를 갖거나 갖지 않는 진공 증착을 포함하는 다양한 공정으로 전도층(140)상에 증착될 수 있다.
보호층(150)은 무기, 유기 또는 유기금속 화합물, 금속 및 금속 합금 및 이들 물질의 혼합물로 구성될 수 있다. 예시되는 무기 및 유기 화합물은 a) 전도층(140)이 에칭되는 동시에 제어할 수 있게 에칭될 수 있고, b) 에칭 단계가 시작되기 전에 전도층(140)상에 평탄화될 수 있는 화합물이어야 한다. 전도층(140)의 평탄화는 a) 낮은 점착성으로 녹고 전도층(140)상에 흘러서 형성될수 있는 높은 표면 인장력을 갖는 물질 및/또는 b) 전도층(140)에 인가된 후에 전도층(140) 상에 바람직한 경화도로 자체-촉매 또는 자체-경화할 수 있는 물질, 또는 기계적으로 연마될 수 있는 유체 물질을 포함할 수 있다(Endisch, Levert 외의 "집적회로 평탄화를 위한 개선된 장치 및 방법" 참조; 접촉 평탄화 소자 및 장치). 예시되는 무기 화합물의 예로는, 허니웰 사에서 상업적으로 이용할 수 있거나 그 전체가 본 발명에서 참조로 포함될 수 있는 공동출원된 미국특허 6020410, 6043330, 5973095에 명시된 바와 같은 실리케이트, 알루미네이트, 실록산 화합물, HOSP 화합물, Honeywell 512B와 같은 스핀-온 글래스(Spin-on Glass) 화합물 및 전이 금속을 포함하는 화합물이 있다. 유기 화합물의 예는 폴리에리렌 에테르(FLARE 물질), 폴리이미드, 악큐플로워 혼합물(Novalac Resins), 아크릴 폴리머, 폴리비닐 아세트산, PMMA, 폴리옥타데클리 메타크리레이트, 폴리비닐 피리딘, 슈퍼글루즈(시아노크리레이트), PVB(폴리비닐 부테롤) 및 폴리에스테르를 포함한다. 유기금속 화합물의 예들은 폴리(디메틸실록산), 폴리(비닐실록산) 및 폴리(트리플루오로프로피실록산)을 포함한다. 예시되는 금속 및 금속 합금의 예들은 구리, 수은과 같은 액체 금속, 리드없는 땜납, 주석, 주석 에천트(HCl + HNO3), 갈륨 및 갈륨 합금, 비스무트 및 비스무트 합금(인듐을 갖는 것을 포함), 인듐 및 인듐 합금을 포함한다.
보호층(150)은 또한 대체로 폴리머 물질, 대체로 단위체 물질 또는 바람직한 점착 경도, 보호층이 경화될 때의 바람직한 최종 경도 및 바람직한 평탄화와 에칭 특성에 따라 폴리머 및 단위체의 혼합물을 포함할 수 있다. 추가로 예시되는 보호층(150)은 비결정, 크로스-링크된, 결정 또는 부기된 폴리머로 구성될 수 있다.
예시되는 폴리머는 또한 방향족계 및 할로겐화계를 포함하는 넓은 범위의 기능적 또는 구조적 반족을 포함할 수 있다. 또한, 적절한 폴리머는 호모폴리머 및 헤테로폴리머를 포함하는 많은 구성들을 가질 수 있다. 더욱이, 선택적 폴리머는 선형, 분기된, 슈퍼-분기된, 3차원과 같은 다양한 형태를 가질 수 있다. 예시되는 폴리머의 분자량은 통상, 400 달톤 내지 400000 달톤 이상의 넓은 범위를 갖는다. 바람직한 실시예에서, 보호층(150)은 무기 분자 또는 폴리머를 포함한다. 가장 바람직한 실시예에서, 보호층(150)은 폴리실리케이트를 포함한다.
보호층(150)은 이전에 언급한 바와 같은 특정 설계 목표 및/또는 구조적 요구조건을 충족하기 위해 부가적 또는 선택적으로 단위체를 포함할 수 있다. 단위체들은 유기금속 또는 무기 분자를 포함하는 분자의 다양한 화학적 클래스에 속할 수 있다. 예시되는 유기금속 단위체들의 예로는 옥타메틸사이클로테트라실록산, 메틸페닐사이클로테트라실록산, 헥사네틸디실록산 및 트리에시옥시실렌이 있다. 예시되는 무기 단위체들의 예는 테트래스옥시실렌 또는 알루미늄 아이소프로포사이드(isopropoxide)를 포함한다. 단위체는 또한 크로스링크에 사용되는 그룹과 같이, 부가 그룹을 포함할 수 있다.
다른 선택적 실시예에서, 많은 실리콘 함유 물질이 보호층(150)의 컴포넌트로서 예시될 수 있으며, 상기 실리콘 함유 물질은 콜로이드 실리카, 발연 실리카, 실록산, 실세스퀴옥산 및 졸-겔-유도 모노사이즈 실리카를 포함한다. 적절한 실리콘-함유 화합물은 바람직하게 100nm 이하의 크기, 더 바람직하게는 10nm 이하, 가장 바람직하게는 5 nm 이하의 크기를 갖는다. 바람직한 실리콘-함유 화합물은 Honeywell 314와 Honeywell 512B와 같은 Honeywell 스핀-온 글래스 물질을 포함한다.
또한, 보호층(150)은 바람직하게는 납이 없는, 저온에 용융하는 금속 또는 금속 합금을 포함할 수 있고, 환경적으로 양성 에칭 부산물을 생성한다. 이러한 금속 또는 금속 합금을 포함하는 보호층(150)은 웨이퍼의 열 수지(budget)를 고려하여, 400℃ 이하의 용융 온도를 가져야 한다. 예시되는 금속 또는 금속 합금은 이들이 증착되는 전도층(140)을 갖는 함금 또는 금속간 화합물을 급속히 형성하지 않아야 한다. 부가적인 베리어층은 보호층의 일부로서 전도성 구리층 상부에 증착되어, 오버레이어 금속의 고체상태 확산의 액체가 상기 전도성 물질로 확산되는 것을 방지한다. 니켈은 상기 전도층의 최종 전기적 특성을 손상시킬 수 있는 상기 전도층으로의 이러한 형태의 확산을 성공적으로 방지할 수 있는 물질의 일 예이다.
전자 컴포넌트(10)는 a) 기판(110)을 제공하는 단계; b) 기판(110)에 유전체 층(120)을 결합하는 단계; c) 유전체 층(120)에 베리어층(130)을 결합하는 단계; d) 베리어층(130)에 전도층(140)을 결합하는 단계; 및 e) 전도층(140)에 보호층(150)을 결합하는 단계를 통해 제조될 수 있다. 그리고, 보호층(150)은 바람직한 경도로 경화될 수 있다.
전기도금, 스핀-온 증착, 기상 증착, 무전해 도금, 스퍼터링/PVD, PECVD, CVD, 및/또는 전압 바이어스를 갖거나 갖지 않는 진공 기상증착을 포함하는 다양한 공정들을 통해 베리어층(130)은 상기 유전체 층으로 증착되고, 전도층(140)은 베리어층(140)상에 증착되며, 보호층(150)은 전도층(140)으로 증착될 수 있다.
보호층(150)은 보호층(150)의 물질 외부 공정으로 경화되거나 보호층(150)의 물질 내부 공정으로 경화될 수도 있다. 외부 공정들은 그것에 국한됨이 없이 가열, 방사, 공기 흐름, 압력 및 온도 저하를 포함한다. 내부 공정들은 크로스링크, 외부 힘과 다른 관련 공정들에 의해 개시되지 않는 구성들간의 화학적 반응과 같이, 화합물 자체 내에서 일어나는 공정들이다.
전자 컴포넌트(10)의 전도층(150)을 평탄화하는 방법은, a) 보호층(140)을 전도층(150)으로 삽입하거나 결합하는 단계; b) 보호층(150)을 전도층(140)에 대해 분산하고 평탄화하는 단계; c) 보호층(150)을 경화하는 단계; d) 에칭 용액(170)을 전도층(140)으로 삽입시키는 단계; 및 e) 대체로 평면으로 전도층(140)을 에칭하는 단계를 포함할 수 있다.
전도층(140)으로 보호층(150)을 삽입하거나 결합시키는 단계는 전기도금, 스핀-온 증착, 기상 증착, 무전해 도금, 스퍼터링/PVD, PECVD, CVD, 및/또는 전압 바이어스를 갖거나 갖지 않는 진공 증착을 포함하는 다양한 공정들을 통해 이루어질 수 있다. 예시되는 보호층(150)은 전도성 표면(140)의 요입된 영역으로 선택적인 보호를 이룰 수 있는 양으로 전도층(140)상에 삽입된다.
전도층(140)에 대한 보호층(150)의 분산은 전자 컴포넌트(10)의 상대성 운동을 통해 이루어진다. 예시되는 상대성 운동은 컴포넌트(10)를 회전시키고, 컴포넌트(10)를 흔들고, 컴포넌트(10)를 두드리거나 보호층(150)을 분산시키기 위해 컴포넌트(10)를 이동시키는 것을 의미한다.
보호층(150)을 경화시키는 단계는 외부 및 내부 경화 공정들을 포함하는 본 발명에서 전술한 방법들을 포함하는 것으로 예시된다. 외부 공정들은 그것에 국한됨이 없이 가열, 방사, 공기 흐름, 압력, 애싱(ashing: 산소 또는 질소, 수소를 갖는 산소 혼합물로 노출, 또는 가스 플라즈마 형성), 온도 저하 또는 전술한 경화 공정들의 결합를 포함한다. 내부 공정들은 크로스링크, 외부 힘과 다른 관련 공정들에 의해 개시되지 않는 구성들간의 화학적 반응과 같이, 화합물 자체 내에서 일어나는 공정들이다.
에칭 용액(170)을 전도층(140)으로 삽입시키는 단계는 스핀-온 증착, 랜덤 증착, 표면 워싱, 딥핑(dipping), 드리핑(dripping), 상기 표면으로 에칭 용액(170)의 롤링(rolling)을 포함하는 어떤 적절한 수단을 통해 달성될 수 있다. 통상적으로 예시되는 에칭 용액은 이하의 하나 이상을 포함한다: HNO3, H3PO4, CH3COOH, HCl, 구리 및 아연 클로라이드, HBr, H2SO4및 HF. 바람직한 에칭 용액은 a) 69 wt% / 10 vol% HNO3, 85 wt% / 50 vol% H3PO4및 98 wt% / 40 vol% CH3COOH; b) 69 wt% / 6 vol% HNO3, 85 wt% / 70 vol% H3PO4및 98 wt% / 24 vol% CH3COOH; 69 wt% / 1.6 vol% HNO3, 85 wt% / 53.9 vol% H3PO4및 98 wt% / 43.2 vol% CH3COOH; 49 wt% / 1.3 vol% HF를 포함한다.
본 발명에서 사용되는 것처럼, "대체로 평면성"이란 용어는 일반적으로 예시되거나 원하는 전자 컴포넌트에 적절할 수 있는 평면도를 의미한다. 대체로 평면성은 적어도 0.6 또는 60%의 평면도 또는 완전히 평면성을 이루는 것으로 고려된다. 바람직한 실시예들에서, 대체로 평면성은 적어도 0.8 또는 80%의 평면도를 갖는다. 그리고, 더 바람직한 실시예에서, 대체로 평면성은 적어도 0.9 또는 90%의 평면도를 갖는다.
분석적 테스트 방법: 평탄화는 KLA-Tencor HRP-220 기계적 스타이러스 프로필로미터(stylus profilometer)로 측정되었다.
실시예1
평탄화 물질/보호층 증착
진공 증착에 의해 1000Å 두께의 니켈 베리어층이 구리 기판/전도층상에 증착된다. 공융 합금으로서 88.3 wt%의 인듐 및 33.7 wt%의 비스무트를 포함하는 평탄화 물질/보호층은 1.5 ㎛ 두께로 진공 증착을 통해 상기 베리어층에 증착된다. 니켈 베리어층과 인듐 비스무트 보호층은 웨이퍼를 형성하기 위한 진공 기상증착 툴을 이용하여 증착된다. 이러한 증착 툴은 진공 대기하에서 증착할 수 있는 어떤 성분 또는 금속 합금의 전자빔 기상을 이용한다. 구리 기판/전도층 표면은 니켈 베리어층과 인듐 비스무트 보호층이 증착되기 전에 전압 바이어스를 이용하는 아르곤 스퍼터로 미리 세척된다. 니켈 베리어층과 인듐 비스무트 보호층은 미리 세척된 이후에 "브레이킹(breaking)" 또는 진공을 제거함이 없이 증착된다.
또한, 전술한 베리어층과 전도층은 경제적인 방법들인 전기도금 및 무전해 도금을 통해 증착될 수 있다. 전기도금은 집적회로 산업에서 오늘날 사용되는 구리 도금 기술로부터 확대되었다. 본 발명에서 사용되는 것과 유사한 납(lead) 없는 땜납 물질은 일반적으로 땜납으로부터 독성 납을 제거하기 위해 전자 패키징 산업에서 선택적으로 전기도금 또는 무전해 도금 옵션을 사용함으로써 개발된다. 주석 구리 및 인듐 주석 합금은 또한 이러한 방법들로 성공적으로 증착될 수 있다.
평탄화기/보호층 리플로워 공정
베리어층과 보호층을 포함하는 웨이퍼는 산화된 표면 물질을 제거하기 위해 85 wt% H3PO4에서 미리 딥(dip)되고 탈이온(DI)수로 린스(rinse)된다. 웨이퍼는 약 280℃의 온도로 핫플레이트상에서 급속히 가열되고, 상기 온도는 75℃ 인듐 비스무트 용융점 이상이고, 니켈 또는 구리 용융점 또는 미리-존재하는 전기 물질/구조에 손상을 주지 않고 웨이퍼 기판이 견딜 수 있는 허용 가능한 400℃ 이하이다. 웨이퍼는 인듐 비스무트가 녹을 때까지(2초 이하) 가열되고 나서 급속히 냉각된다. 최종 구조는 0.5 μ딥 피쳐 전체에 대해 100㎛ 이상의 매우 큰 피쳐 또는 표면 결함의 표면 평탄화를 허용할 수 있다. 최종 인듐 비스무트 평탄화는 KLA-Tencor HRP-220 기계적 스타이러스 프로필로미터를 이용하여 측정된다. 평탄화 결과는 도 7에서 요약된다. DoP는 "평탄화도"에 대한 약자이고, 여기서 1.0은 트렌치 피쳐의 완전한 평탄화이고, 0.0은 평탄화가 없는 것이다. 전술한 진공 챔버내의 인 시츄 리플로워(in situ reflow)는 표면 결함 또는 피쳐들이 거의 없는 종래의 방법에 비하여 향상된 결과를 제공한다. 또한, 전기도금 또는 무전해 도금 증착 이후 인듐 비스무트의 중간 리플로워는 표면 결함 또는 피쳐들이 거의 없는 종래의 방법에 비하여 향상된 결과를 제공한다.
구리 기판/전도층을 평탄화하기 위한 InBi의 손실성 재에칭
구리, 니켈 및 인듐/비스무트 조각들은 다음의 에천트 조합을 이용하여 비커에서 에칭된다:
A: 4 vol% HNO3(70 wt%); 80 vol% H3PO4(86 wt%); 16 vol% HBr(49 wt%)
B: 5 vol% HNO3(70 wt%); 79 vol% H3PO4(86 wt%); 16 vol% HCl(37 wt%)
각각의 금속막에 대한 에칭율 결과(Å/min)는 상기 열거된 각 에천트 혼합에 대해 다음과 같다:
A: Cu = 2000; Ni = 1500; InBi = 4200
B: Cu = 2300; Ni = 1800; InBi = 5700
툴로 전체 크기의 웨이퍼상에서 상기 에칭율 테스트를 수행함으로써, 전체 웨이퍼 비균일성은 모든 금속에서 5 % 3- 시그마 이하이다. 또한, 인듐/비스무트 평탄화 웨이퍼상에 스핀 에칭 공정을 이용함으로써, 평면의 인듐/비스무트 표면은 평면인 최종 구리 표면을 남기는 니켈 및 구리 기판과 동일한 비율로 균일하게 에칭된다. 구리 표면이 평면이고 모든 손실성 니켈 및 인듐/비스무트가 제거되면, Mix A는 필드상의 Ta에서 정지할 때까지 구리 제거와 연마를 마무리하기 위해 사용될 수 있다.
실시예2
보호층에 대한 혼합은 다음의 컴포넌트를 포함한다: 콜로이드 구리 산화물, 구리 수소 인산염, 구리 아세트산, 질산 구리 및/또는 콜로이드 구리; 및 본 발명에서 형성되는 보호층과 같은 기능을 하기에 적합한 겔링/응고 특성을 갖고 보호층의 바인더 또는 매트릭스 위상으로서 사용되는 고점착성의 폴리머 용액. 폴리머 바인더 혼합물은 콜로이드 실리카 또는 보에마이트 용액으로 도핑된 폴리머 용액의 고분자량의 폴리에틸렌, 폴리비닐 알코올, 폴리비닐피로리던 수용액으로서, 이는 시간 주기동안 적절한 온도(바람직하게 거의 룸 온도)로 견고한 겔의 형성을 용이하게 하고, 구리 에칭으로 거의 1:1 선택도를 이루기 위해 코팅제의 에칭율을 감소시킨다.
표준 에칭 용액을 사용할 때 스핀-온 층의 최종 에칭율이 구리의 에칭율보다 크다면, 표준 에칭 용액의 에칭 상태(behavior)는 폴리에틸렌 글리콜 또는 고분자량 폴리에틸렌 산화물을 첨가함으로써 변경될 수 있다(폴리에틸렌-기재의 보호층을 사용하는 경우). 이러한 첨가제들은 스핀-온 보호층의 에칭율 보다 낮은 경향이 있지만, 구리 에칭율을 변화시키지 않고, 1:1의 에칭 선택도를 달성할 수 있다.
또한, 인산을 함유하는 에천트로 에칭시, 인산 구리 보호층에서 인산-함유 그룹의 존재는 에칭율의 감소를 초래한다.
구리 수소 인산과 같은 구리염의 존재는 에칭 용액이 이러한 형태의 비용해성 인산 구리를 형성하기 때문에 구리 인터페이스에서 구리의 용해를 감소시킬 수 있다. 따라서, 상기 인터페이스에서 구리-함유 화합물의 포화는 화학적 억제층으로서 작용한다.
실시예3
평탄화 물질/보호층 증착
악큐플로워(Accuflow) 물질(Novalac Resin)을 포함하는 평탄화 물질/보호층은 스핀 트랙 분배에 의해 전도층상에 증착된다. 악큐플로워의 적용 직후에, 척(chuck)의 스핀 속도가 상승하여 1.5㎛ 두께의 균일한 악큐플로워 층을 생성한다. 이러한 램핑(rampping) 및 순차적 핫 플레이트 베이크(bake)는 악큐플로워로 분산되는 용매 및 보호층의 부분적인 리플로워를 유도한다.
평탄화기/보호층 경화, 리플로워 및 재에칭 공정
보호층을 포함하는 웨이퍼는 모든 잔여 용매제를 유도하고 미리 존재하는 전기적 물질/구조에 손상됨이 없이 웨이퍼 기판이 견딜 수 있는 구리 용융점 또는 허용가능한 400℃ 이하의, 350℃ 온도로 악큐플로워의 리플로워를 완성하도록 고로(furnace)에서 경화된다. 최종 구조는 0.5 μ딥 피쳐 전체에 대해 100㎛ 이상의 매우 큰 피쳐 또는 표면 결함의 표면 평탄화를 허용할 수 있다. 최종 악큐플로워 평탄화는 KLA-Tencor HRP-220 기계적 스타이러스 프로필로미터를 이용하여 측정된다. 일단 경화되면 악큐플로워 및 전도체는 표면의 평탄성을 유지하는 1:1 선택도로 에칭될 수 있다.
구리 표면이 평면이고 모든 손실성 악큐플로워 물질이 제거되면, Mix A는 필드상의 Ta에서 정지할 때까지 구리 제거와 연마를 마무리하는데 사용될 수 있다.
실시예4
평탄화 물질/보호층 증착
Honeywell 512B(스핀온 글래스 물질)를 포함하는 평탄화 물질/보호층은 스핀 트랙 분배에 의해 전도층상에 증착된다. Honeywell 512B의 적용 직후에,척(chuck)의 스핀 속도가 상승하여 1.0㎛ 두께의 균일한 512B 층을 생성한다. 이러한 램핑(rampping) 및 순차적 핫 플레이트 베이크(bake)는 512B로 분산되는 용매 및 보호층의 부분적인 리플로워를 유도한다.
평탄화기/보호층 경화, 리플로워 및 재에칭 공정
보호층을 포함하는 웨이퍼는 모든 잔여 용매제를 유도하고 미리 존재하는 전기적 물질/구조에 손상됨이 없이 웨이퍼 기판이 견딜 수 있는 구리 용융점 또는 허용가능한 400℃ 이하의, 350℃ 온도로 512B의 리플로워를 완성하도록 고로(furnace)에서 경화된다. 최종 구조는 0.5 μ딥 피쳐 전체에 대해 100㎛ 이상의 매우 큰 피쳐 또는 표면 결함의 표면 평탄화를 허용할 수 있다. 최종 Honeywell 512B 평탄화는 KLA-Tencor HRP-220 기계적 스타이러스 프로필로미터를 이용하여 측정된다. 일단 경화되면 악큐플로워 및 전도체는 표면의 평탄성을 유지하는 1:1 선택도로 에칭될 수 있다.
구리 표면이 평면이고 모든 손실성 Honeywell 512B가 제거되면, Mix A는 필드상의 Ta에서 정지할 때까지 구리 제거와 연마를 마무리하는데 사용될 수 있다.
실시예5
갈륨, 갈륨 인듐, 갈륨 합금 및 인듐 합금(거의 롬 온도의 용융점을 갖는)은 노출된, 브랭킷(blanket) 구리, 패턴된 구리 및 브랭킷 Ta 코팅된 실리콘 웨이퍼 상에 성공적으로 기상 증착된다. 프로필로미터는 상기 증착이 패턴 웨이퍼상의 작은 피쳐들을 평탄화하는 것을 나타낸다.
용융된 물질은 표준 스핀 툴을 이용하여 웨이퍼상으로 회전될 수 있다. 웨이퍼는 용융된 금속 플로워로 리세스들을 채우고 웨이퍼를 평탄화하기 위해 몇초간 그대로 있는다. 그리고 나서, 웨이퍼는 금속 평탄화기를 응고시키기 위해 서브-환경 온도 이하(20℃ 이하)로 냉각된다. 주변 기구들을 통해 유지되는 서브-환경 온도를 갖는 웨이퍼에서 구리와 함께 1:1 선택도로 금속 평탄화기를 제거하기 위해 많은 통상의 에천트(질산)와 더불어 온액 또는 온수를 사용할 수 있다. 구리는 온액 동안에 제거를 위해 활성 산 또는 베이스를 요구한다- 온수는 금속 평탄화기 제거를 위해 사용될 수 있고 산(금속 평탄화기를 공격하지 않음)은 구리를 제거하기 위해 에칭 용액에서 사용될 수 있다.
실시예6
BiONO3, B10H14, B(OH)3, HBO2- 알파, 베타 또는 감마, 구리 아세트산, 구리 질산, FeCl3, LiClO4, Mg(OH)2, Mn(C2H3O2)*4H2O, KNO3, Ag2CO3, SO2(NH2)2, SNCl2및 Zn(OH)2와 같이, 염과 같은 또는 용융염 평탄화기들은 두께를 조절할 수 있는 파우더로서 적용되거나 슬러리로서 스핀된다. 그리고, 웨이퍼는 제어되는 대기(진공 또는 삽입 가스)에서 가열되어 존재하는 패턴된 구리 다마신 피쳐들을 손상시키지 않고 염을 용융시킨다. 용융된 염은 전술한 용융된 금속/금속 평탄화기와 유사한 방식으로 리세스 영역으로 흘러서, 패턴된 구리 피쳐들을 평탄화할 수 있다. 그리고 나서, 웨이퍼는 냉각되어 패턴된 구리 상부 상에서 평면 막으로 상기 염들을 재응고시킨다. 그리고, 구리를 제거하기 위해 에천트를 형성하는 동시에 구리와 대체로 1:1 선택도로 상기 염을 제거하기 위해 적절한 용액 및/또는 산 혼합물을 갖는다.
이상에서, 스핀 온 평탄화기의 구체적인 실시예 및 응용예들과 스핀 온 평탄화기의 제조방법 및 평탄화 방법을 명시하였다. 그러나, 그러나, 본 발명의 개념을 벗어남이 없이 이미 언급한 것을 제외한 많은 변형이 있을 수 있음은 통상의 당업자에게 명백하다. 따라서, 진보성의 문제는 첨부된 청구의 범위로 제한되지 않는다. 더욱이, 상세한 설명과 청구항들을 해석함에 있어서, 모든 용어들은 문맥상 일치하는 가능한 가장 넓은 범위로 해석되어야 한다. 특히, "포함한다" 및 "포함하는"이란 용어는 성분, 구성, 또는 제한적이지 않은 범위의 단계들을 나타내고, 인용된 성분, 구성 또는 단계들을 나타내거나, 이용하거나, 표현상으로 인용되지 않은 다른 성분, 구성 또는 단계들과 결합될 수 있음을 나타내는 것으로 해석되어야 한다.

Claims (24)

  1. 기판층;
    상기 기판층에 결합되는 유전체 물질;
    상기 유전체 물질에 결합되는 베리어층;
    상기 베리어층에 결합되는 전도층;
    상기 전도층에 결합되는 보호층을 포함하는 전자 컴포넌트.
  2. 제 1 항에 있어서,
    상기 유전체 물질은 다공성이고 3.0 이하의 유전 상수를 갖는 것을 특징으로 하는 전자 컴포넌트.
  3. 제 1 항에 있어서,
    상기 베리어층은 탄탈, 탄탈 질화물, 적층된 탄탈/탄탈 질화물 샌드위치 또는 텅스텐 질화물(WN)을 포함하는 것을 특징으로 하는 전자 컴포넌트.
  4. 제 1 항에 있어서,
    상기 전도층은 전이 금속을 포함하는 것을 특징으로 하는 전자 컴포넌트.
  5. 제 4 항에 있어서,
    상기 전이 금속은 구리인 것을 특징으로 하는 전자 컴포넌트.
  6. 제 1 항에 있어서,
    상기 보호층은 점착 물질을 포함하는 것을 특징으로 하는 전자 컴포넌트.
  7. 제 6 항에 있어서,
    상기 점착 물질은 경화 공정이 상기 점착 물질에 적용될 때 경화되는 것을 특징으로 하는 전자 컴포넌트.
  8. 제 1 항에 있어서,
    상기 보호층은 상기 전도층을 에칭하지 않는 것을 특징으로 하는 전자 컴포넌트.
  9. 제 1 항에 있어서,
    상기 보호층은 유기 화합물, 무기 화합물, 금속 물질 또는 무기 금속염을 포함하는 것을 특징으로 하는 전자 컴포넌트.
  10. 기판을 제공하는 단계;
    상기 기판에 유전체 층을 결합하는 단계;
    상기 유전체 층에 베리어층을 결합하는 단계;
    상기 베리어층에 전도층을 결합하는 단계; 및
    상기 전도층에 추가로 평탄화되거나 평탄화기로서 작용하는 보호층을 결합하는 단계를 포함하는 전자 컴포넌트의 제조방법.
  11. 제 10 항에 있어서,
    상기 전자 컴포넌트의 제조는 상기 보호층을 경화하는 단계를 더 포함하는 것을 특징으로 하는 전자 컴포넌트의 제조방법.
  12. 제 11 항에 있어서,
    상기 보호층을 경화하는 단계는 열 경화, 방사 경화 또는 열 경화 및 애싱의 조합을 포함하는 것을 특징으로 하는 전자 컴포넌트의 제조방법.
  13. 제 11 항에 있어서,
    상기 보호층을 경화하는 단계는 자체-촉매 또는 자체-경화를 포함하는 것을 특징으로 하는 전자 컴포넌트의 제조방법.
  14. 기판을 제공하는 단계;
    상기 기판에 유전체 층을 결합하는 단계;
    상기 유전체 층에 베리어층을 결합하는 단계;
    상기 베리어층에 전도층을 결합하는 단계; 및
    상기 전도층에 평탄화하거나 평탄화될 수 있는 보호층을 결합하는 단계를 포함하는 전자 컴포넌트의 전도성 표면의 평탄화 방법.
  15. 제 14 항에 있어서,
    상기 전도층에 상기 보호층을 결합하는 단계는 바람직한 경도로 상기 보호층을 경화하는 단계를 포함하는 것을 특징으로 하는 전자 컴포넌트의 전도성 표면의 평탄화 방법.
  16. 제 14 항에 있어서,
    보호층을 전도층에 삽입시키는 단계는 스핀-온 증착에 의해 삽입되는 것을 포함하는 것을 특징으로 하는 전자 컴포넌트의 전도성 표면의 평탄화 방법.
  17. 제 14 항에 있어서,
    보호층을 전도층에 삽입시키는 단계는 전기증착, PVD, PECVD, CVD 또는 진공 증착에 의해 삽입되는 것을 포함하는 것을 특징으로 하는 전자 컴포넌트의 전도성 표면의 평탄화 방법.
  18. 제 14 항에 있어서,
    상기 보호층을 상기 전도층에 대해 분산시키는 것은 상기 전자 컴포넌트의 상대성 운동에 의해 분산되는 것을 포함하는 것을 특징으로 하는 전자 컴포넌트의전도성 표면의 평탄화 방법.
  19. 제 14 항에 있어서,
    상기 보호층을 경화하는 단계는 열 인가, 방사 또는 제어되는 경화를 포함하는 것을 특징으로 하는 전자 컴포넌트의 전도성 표면의 평탄화 방법.
  20. 제 14 항에 있어서,
    상기 보호층을 경화하는 단계는 자체-촉매를 포함하는 것을 특징으로 하는 전자 컴포넌트의 전도성 표면의 평탄화 방법.
  21. 제 14 항에 있어서,
    상기 에칭 용액을 삽입하는 단계는 스핀 에칭을 포함하는 것을 특징으로 하는 전자 컴포넌트의 전도성 표면의 평탄화 방법.
  22. 제 14 항에 있어서,
    상기 전도층에 대해 대체로 평면성으로 상기 보호층을 분산 및 평탄화하는 단계는 1.0의 평탄화도로 에칭하는 단계를 포함하는 것을 특징으로 하는 전자 컴포넌트의 전도성 표면의 평탄화 방법.
  23. 제 14 항에 있어서,
    상기 전도층에 대해 대체로 평면성으로 상기 보호층을 분산 및 평탄화하는 단계는 0.8의 평탄화도로 에칭하는 단계를 포함하는 것을 특징으로 하는 전자 컴포넌트의 전도성 표면의 평탄화 방법.
  24. 제 14 항에 있어서,
    상기 전도층에 대해 대체로 평면성으로 상기 보호층을 분산 및 평탄화하는 단계는 0.6의 평탄화도로 에칭하는 단계를 포함하는 것을 특징으로 하는 전자 컴포넌트의 전도성 표면의 평탄화 방법.
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US09/847,706 2001-05-01
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