KR20030078379A - Circuit for protecting Electro Static Discharge - Google Patents
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Abstract
Description
본 발명은 반도체 집적회로에 관한 것으로서, 특히 반도체 집적회로의 정전기(Electro Static Discharge) 보호회로에 관한 것이다.BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to semiconductor integrated circuits, and more particularly, to an electrostatic discharge protection circuit of a semiconductor integrated circuit.
정전기는 상호 절연되어 있던 물체가 접촉할 때 양 물체간의 매우 큰 전압차에 따른 큰 전류가 순간적으로 흐르는 현상을 일컫는다.Static electricity refers to a phenomenon in which a large current flows instantaneously due to a very large voltage difference between two objects when two insulated objects come into contact with each other.
따라서 정전기에 의한 전류가 반도체 내부회로를 통해서 흐르게 되면 각 회로소자들에게 치명적인 손상을 입힐 우려가 있다. 그래서 정전기에 의한 전류가 반도체 소자의 내부회로를 파괴하지 않고 흐를 수 있는 경로를 마련할 필요가 있다. 이러한 정전기에 의한 전류경로는 전하를 빠른 시간 내에 효과적으로 방전시킬 수 있어야 다른 회로소자들에게 손상을 입히지 않는다.Therefore, if the current caused by static electricity flows through the internal circuit of the semiconductor, it may cause fatal damage to each circuit element. Therefore, it is necessary to provide a path through which the current caused by static electricity can flow without destroying the internal circuit of the semiconductor device. These static current paths must be able to effectively discharge the charge quickly, so as not to damage other circuit elements.
반도체 소자의 경우에는 정전기에 의한 제품 파괴 또는 제품의 열화를 방지하기 위해 칩 내부회로와 외부 입/출력 핀이 연결되는 패드 사이에 정전기 보호용 회로를 설치하여, 정전기가 발생되어 칩내부로 입력되면 이를 전원단이나 접지단으로 방전시켜 내부회로를 보호하게 된다.In the case of semiconductor devices, in order to prevent product destruction or product deterioration due to static electricity, an electrostatic protection circuit is installed between the chip internal circuit and the pad to which the external input / output pins are connected. The internal circuit is protected by discharging to the power terminal or ground terminal.
지금까지 반도체소자에 피해를 주는 것으로 알려진 정전기 모델로는 HBM(Human Body Model), MM(Machine Model), 그리고 CDM(Charged Device Model)으로 구분될 수 있다.Until now, the electrostatic models known to damage semiconductor devices may be classified into a human body model (HBM), a machine model (MM), and a charged device model (CDM).
HBM은 사람에 의한 정전기 모델을 의미하며, MM은 장비에 의한 정전기모델을의미한다. 그리고, CDM은 제품조립 과정에서 패키지에 +/- 전하가 대전되어 발생하는 ESD 모델을 의미한다. 전술한 정전기 모델 중 최근 이슈로써 부각되고 있는 CDM은 조립 과정에서 대전된 전하에 의해 칩이 파괴되기 때문에 제품의 수율에 직접적으로 영향을 미치게 된다.HBM stands for human static model, and MM stands for electrostatic model by equipment. In addition, CDM refers to an ESD model generated by +/- charge in a package during product assembly. CDM, which has recently emerged as an issue of the aforementioned electrostatic model, directly affects the yield of the product because the chip is destroyed by the charged charge during the assembly process.
최근에는 저전력화에 따른 게이트 산화막 두께(gate oxide thickness)가 축소(scale down)됨에 따라, 입력신호를 받는 입력버퍼의 게이트산화막이 정전기에 취약한 요소로 문제가 되고 있다.Recently, as the gate oxide thickness decreases due to the reduction in power, the gate oxide film of the input buffer receiving the input signal becomes a problem that is susceptible to static electricity.
도 1는 종래 기술에 따른 반도체 소자의 정전기 보호를 위한 블럭구성도이다.1 is a block diagram for electrostatic protection of a semiconductor device according to the prior art.
도 1을 참조하여 살펴보면, 종래 기술의 반도체 소자는 정전기 보호를 위해 입력패드(PADI)와 입력버퍼(20)사이에 입력 정전기 보호회로를 구비하고, 출력패드(PADO)와 출력버퍼(40) 사이에 출력 정전기 보호회로를 구비한다. 내부회로부(30)는 입력버퍼(20)에서 신호를 입력받아 출력버퍼(40)로 신호를 출력시킨다.Referring to FIG. 1, the semiconductor device according to the related art includes an input static electricity protection circuit between an input pad PADI and an input buffer 20 for protecting static electricity, and between an output pad PADO and an output buffer 40. The output static electricity protection circuit is provided. The internal circuit unit 30 receives a signal from the input buffer 20 and outputs a signal to the output buffer 40.
입력 정전기 보호회로(10)는 전원전압(VDD)와 입력패드(PADI)를 연결하는 제1 다이오드(D1)와, 접지전원(VSS)과 입력패드(PADI)를 연결하는 제2 다이오드(D2)로 구성된다.The input static electricity protection circuit 10 includes a first diode D1 connecting the power supply voltage VDD and the input pad PADI, and a second diode D2 connecting the ground power supply VSS and the input pad PADI. It consists of.
출력 정전기 보호회로(50)는 전원전압(VDD)와 출력패드(PADO)를 연결하는 제3 다이오드(D3)와, 접지전원(VSS)과 출력패드(PADO)를 연결하는 제4 다이오드(D4)로 구성된다.The output static electricity protection circuit 50 includes a third diode D3 connecting the power supply voltage VDD and the output pad PADO, and a fourth diode D4 connecting the ground power supply VSS and the output pad PADO. It consists of.
따라서, 입력패드(PADI)는 입력버퍼(20)를 구성하는 트랜지스터(MP1,MN1)의게이트에 연결되어 있고, 출력패드(PADO)는 출력버퍼(40)을 구성하는 트랜지스터(MP2,MN2)의 드레인에 연결되어 있게 된다.Accordingly, the input pad PADI is connected to the gates of the transistors MP1 and MN1 constituting the input buffer 20, and the output pad PADO is connected to the gates of the transistors MP2 and MN2 constituting the output buffer 40. It is connected to the drain.
도 2는 도 1에 도시된 다이오드 D2 또는 D4 중 어느 하나를 도시한 회로도인 바, 패드와 셀 사이에 다이오드 연결된 트랜지스터(Tr)에 의해 구현된다.FIG. 2 is a circuit diagram showing one of the diodes D2 or D4 shown in FIG. 1, which is implemented by a diode Tr connected between a pad and a cell.
도 3은 도 2의 트랜지스터의 레이아웃을 도시한 평면도인 바, 게이트(G)와 게이트 콘택(G-C/T), 소스(S), 소스 콘택(S-C/T)과, 드레인(D), 드레인 콘택(D-C/T)이 각각 도시되어 있다.FIG. 3 is a plan view illustrating the layout of the transistor of FIG. 2, which includes a gate G, a gate contact GC / T, a source S, a source contact SC / T, a drain D, and a drain contact. (DC / T) are shown respectively.
도 4는 패드 메탈과 상부 비아 콘택을 도시한 평면도인 바, 패드 메탈층(M)과 비아 콘택(V-C/T)이 각각 도시되어 있다.4 is a plan view illustrating the pad metal and the top via contact, and shows the pad metal layer M and the via contact V-C / T, respectively.
한편, 컴퓨터 기술이 향상됨에 따라 반도체의 입/츨력 단자의 수는 지수적으로 증가하는 추세에 있는 바, ESD 보호회로의 트랜지스터의 레이아웃과 설계룰이 커서 실리사이드(Silicide)를 적용하면 안정적으로 구현하기 힘든 문제점이 발생한다.On the other hand, the number of input / output terminals of semiconductors is increasing exponentially with the improvement of computer technology. As the layout and design rules of transistors of ESD protection circuits are large, silicide is applied to make them stable. Difficult problems arise.
본 발명은 정전기 보호회로의 설계룰을 축소함으로써 칩 사이즈를 줄일 수 있어, 액티브에 실리사이드 공정을 적용할 수 있는 정전기 보호회로를 제공함을 그 목적으로 한다.An object of the present invention is to provide a static electricity protection circuit that can reduce the chip size by reducing the design rule of the static electricity protection circuit, and to which the silicide process can be applied to the active.
도 1는 종래 기술에 따른 반도체 소자의 정전기 보호를 위한 블럭구성도,1 is a block diagram for electrostatic protection of a semiconductor device according to the prior art,
도 2는 도 1에 도시된 다이오드 D2 또는 D4 중 어느 하나를 도시한 회로도,FIG. 2 is a circuit diagram showing either diode D2 or D4 shown in FIG. 1;
도 3은 도 2의 트랜지스터의 레이아웃을 도시한 평면도,3 is a plan view showing the layout of the transistor of FIG.
도 4는 패드 메탈과 상부 비아 콘택을 도시한 평면도,4 is a plan view of the pad metal and the top via contact;
도 5는 본 발명의 일실시예에 따른 정전기 보호회로를 도시한 회로도,5 is a circuit diagram showing an electrostatic protection circuit according to an embodiment of the present invention;
도 6은 도 5의 트랜지스터를 도시한 평면도,6 is a plan view illustrating the transistor of FIG. 5;
도 7은 도 5를 도시한 평면도,7 is a plan view of FIG. 5;
도 8은 도 7의 상부 평면도.8 is a top plan view of FIG. 7;
* 도면의 주요 부분에 대한 부호 설명.* Explanation of symbols on the main parts of the drawing.
50 : 패드50: pad
51 : 바이패스부51: bypass section
L : 인덕터L: Inductor
R : 저항R: resistance
Tr : 트랜지스터Tr: Transistor
상기의 목적을 달성하기 위한 본 발명은, 소정의 인덕턴스를 갖도록 형성된 패드; 및 상기 패드와 내부회로 사이에 연결되어 상기 패드를 통해 외부에서 인가되거나 내부에서 발생하는 정전기를 상기 내부회로로부터 바이패스시키기 위한 바이패스부를 포함하는 정전기 보호회로를 제공한다.The present invention for achieving the above object, the pad formed to have a predetermined inductance; And a bypass part connected between the pad and the internal circuit to bypass static electricity generated from the outside or generated from the internal circuit through the pad from the internal circuit.
본 발명은 패드 단자를 인덕터로 사용할 수 있도록 구현함으로써, 입출력 정전기 보호회로의 설계룰을 축소함으로써, 칩 사이즈를 작게 하여 정전기 보호회로의 액티브에 실리사이드를 적용할 수 있어 칩의 특성을 향상시킬 수 있도록 하는 것을 특징으로 한다.According to the present invention, the pad terminal can be used as an inductor, thereby reducing the design rule of the input / output electrostatic protection circuit so that the silicide can be applied to the active of the electrostatic protection circuit by reducing the chip size to improve the characteristics of the chip. Characterized in that.
이하, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자가 본 발명의 기술적 사상을 용이하게 실시 할 수 있을 정도로 상세히 설명하기 위하여, 본 발명의 가장 바람직한 실시예를 첨부된 도면을 참조하여 설명하는 바, 도 5는 본 발명의 일실시예에 따른 정전기 보호회로를 도시한 회로도이며, 도 6은 도 5의 트랜지스터를 도시한 평면도이며, 도 7은 도 5를 도시한 평면도이며, 도 8은 도 7의 상부 평면도이다.Hereinafter, the most preferred embodiments of the present invention will be described with reference to the accompanying drawings so that those skilled in the art may easily implement the technical idea of the present invention. 5 is a circuit diagram illustrating an electrostatic protection circuit according to an embodiment of the present invention, FIG. 6 is a plan view of the transistor of FIG. 5, FIG. 7 is a plan view of FIG. 5, and FIG. 8 is of FIG. 7. Top view of the.
도 5를 참조하면, 본 발명의 정전기 보호회로는, 소정의 인덕턴스(Inductance)를 갖는 패드(50)와, 패드(50)와 내부회로 사이에 연결되어 패드(50)를 통해 외부에서 인가되거나, 내부에서 발생되는 정전기를 내부회로로부터 바이패스시키기 위한 바이패스부(51)를 구비하여 구성된다.Referring to FIG. 5, the static electricity protection circuit of the present invention may be connected between the pad 50 having a predetermined inductance and the pad 50 and the internal circuit and applied from the outside through the pad 50. And a bypass unit 51 for bypassing the static electricity generated therein from the internal circuit.
패드(50) 즉, 인덕터(L)와 내부회로 사이에 저항(R)이 연결되어, 저역통과필터(Low pass filter)를 이루며, 인턱터(L)는 코아(Core)를 추가적으로 포함할 수도 있고, 포함하지 않을 수도 있다.A resistor 50 is connected between the pad 50, that is, the inductor L and the internal circuit, to form a low pass filter, and the inductor L may further include a core. May not be included.
패드(50)는 메탈 배선으로 사용되는 알루미늄(Al) 또는 구리(Cu)를 통하여 구현되는 것이 바람직하며, 저항(R)은 폴리실리콘을 포함하여 구현되는 것이 바람직하다.The pad 50 is preferably implemented through aluminum (Al) or copper (Cu) used as a metal wiring, and the resistor R is preferably implemented including polysilicon.
한편, 바이패스부(51)는 도면에 도시된 바와 같은 접지전원단(VSS)과 패드(50) 즉, 노드 'X' 사이에 역방향으로 연결된 다이오드 형태 또는, 전원전압단(VDD)과 노드 'X' 사이에 역방향으로 연결된 다이오드를 포함하는 것으로, 본 발명에서의 다이오드는 게이트(G)가 소스(S)와 다이오드 연결된 트랜지스터(Tr)를 그 일예로 하였다.On the other hand, the bypass unit 51 is in the form of a diode connected in a reverse direction between the ground power terminal (VSS) and the pad 50, that is, the node 'X' as shown in the drawing, or the power supply voltage terminal (VDD) and the node ' The diode in the present invention includes a diode connected in a reverse direction between X ', and the diode of the present invention has a transistor Tr diode-connected with a source S as an example.
즉, 도시된 바와 같이 본 발명은 종래의 문제점을 해결하기 위해 인덕터(L)를 사용하는 ESD 보호회로를 설계하였으며, 이를 구현함에 있어서, 인덕터(L)를 위한 면적이 추가로 필요하지 않도록 패드(50) 단자를 인덕터(L)로 사용할 수 있도록 패드(50)를 설계하였다, ESD 보호회로의 액티브 설계룰이 셀 즉, 내부회로와 동일하여 실리사이드화된 액티브 영역을 구현할 수 있다.That is, as shown, the present invention has designed an ESD protection circuit using an inductor (L) to solve the conventional problems, and in implementing this, the pad (so as not to require an additional area for the inductor L) 50) The pad 50 is designed to use the terminal as the inductor L. The active design rule of the ESD protection circuit is the same as that of the cell, that is, the internal circuit, so that the silicided active region can be realized.
ESD는 주로 정전기나 번개 등에 의하여 순간적으로 고전압이 발생하는 경우에 발생하는데, 순간적으로 전압 상승 속도가 클수록 단위시간에 따른 전압의 변화량 즉, dV/dt가 크다. 인덕터의 리액턴스(Reactance) 즉, 인덕턴스와 dV/dt에 비례하므로 순간적 전압 상승시 "저항=상수 ×전압"이라는 근사식이 성립한다,ESD occurs mainly when a high voltage is generated instantaneously by static electricity or lightning, and the higher the rate of voltage rise at a moment, the greater the amount of change in voltage, that is, dV / dt. Since it is proportional to the reactance of the inductor, that is, the inductance and dV / dt, an approximation equation of "resistance = constant x voltage" is established at the instantaneous voltage rise.
한편, "전류=전압/저항, 저항=상수 ×전압"이므로, 인덕터(L)를 적용한 회로에의 전압 급상승시의 전류는 다음과 같이 전압에 독립적으로 상수로 즉, "전류=1/상수"와 같이 점근 근사된다.On the other hand, since "current = voltage / resistance, resistance = constant x voltage", the current at the time of the voltage surge to the circuit to which the inductor L is applied is a constant independent of the voltage, that is, "current = 1 / constant" as follows. Asymptotically approximated as
셀의 회로 입구에는 인덕터(L)를 삽입하고 바이패스부(51)에는 인덕터를 적용하지 않기 때문에 순간 고전압과 지속적인 고전압 발생시 바이패스부(51)는 작동하고, 입구에 인덕터(L)가 있는 셀은 순간 고전압에 안전해진다.Since the inductor (L) is inserted into the circuit inlet of the cell and the inductor is not applied to the bypass unit 51, the bypass unit 51 operates when the instantaneous high voltage and the continuous high voltage occur, and the cell having the inductor L at the inlet Is safe at high voltages.
지속적인 고전압 발생시, 바이패스부(51)에 더 큰 전류가 흐르는 방식으로 셀을 보호한다. 동작 전압 즉, 동작 시에는 바이패스부(51)의 트랜지스터(Tr)의 소스(S)/드레인(D) 펀치(Punch) 발생 전압보다 높아 턴-오프 성태를 유지하여 소비 전력이 거의 발생하지 않는다.In the event of continuous high voltage, the cell is protected in such a way that a larger current flows in the bypass section 51. The operating voltage, that is, during operation, is higher than the source S / drain Pu punch generation voltage of the transistor Tr of the bypass unit 51 to maintain the turn-off state so that power consumption is hardly generated. .
이하, 전술한 정전기 보호회로의 동작을 상세히 살펴 본다.Hereinafter, the operation of the above-described static electricity protection circuit will be described in detail.
먼저, 정상적인 전압 인가 시에는 트랜지스터(Tr)의 게이트 길이(Length) 보다 크다. 트랜지스터(Tr)의 게이트를 접지전압단(VSS)에 연결하여 트랜지스터(Tr)는 턴-오프 상태이고, 드레인(D)과 소스(S) 사이에 흐르는 전류는 존재하지 않는다. 그리고, 외부에서 입력되는 신호의 dV/dt 또는 dI/dt가 인덕터(L)의 리액턴스를 크게 할 만큼 크지 않아서 리액턴스는 "0"에 가깝다. 따라서, 입력전류 및 신호는 패드(50) 및 저항(R)을 따라 내부회로 예컨대, 셀로 전달된다.First, when a normal voltage is applied, the gate length is greater than the gate length of the transistor Tr. The transistor Tr is turned off by connecting the gate of the transistor Tr to the ground voltage terminal VSS, and there is no current flowing between the drain D and the source S. Further, the reactance is close to " 0 " because dV / dt or dI / dt of the externally input signal is not large enough to increase the reactance of the inductor L. Therefore, the input current and the signal are delivered to the internal circuit, for example, the cell, along the pad 50 and the resistor R.
반면, 직류 고전압 인가 시에는 트랜지스터(Tr)의 펀치 발생 전압이 셀 트랜지스터의 펀치 발생 전압보다 높게 설계되었지만, 외부와 내부회로 사이에 인덕터(L)와 저항(R)이 있어서, 타이밍 딜레이(Timing delay)가 발생하고 트랜지스터(Tr)에서 먼저 펀칭이 발생하여 내부회로로 갈 수 있는 고전압 전류를 소면시킨다. 일단 펀칭 전압이 발생하면 내부회로의 저항보다 트랜지스터(Tr)의 저항이 현저히 작아지기 때문에 대부분의 전류가 트랜지스터(Tr) 쪽으로 흘러 내부회로를 보호한다. 즉, 트랜지스터(Tr)의 드레인(D)과 소스(S) 간의 펀칭이 발생하여 전류는 접지전압단(VSS)로 빠지게 된다.On the other hand, when the DC high voltage is applied, the punch generating voltage of the transistor Tr is designed to be higher than the punch generating voltage of the cell transistor. However, since there is an inductor L and a resistor R between the external circuit and the internal circuit, there is a timing delay. ) And punching occurs first in the transistor Tr to dissipate a high voltage current that can go into the internal circuit. Once the punching voltage is generated, since the resistance of the transistor Tr is significantly smaller than the resistance of the internal circuit, most current flows to the transistor Tr to protect the internal circuit. That is, punching occurs between the drain D and the source S of the transistor Tr, so that the current falls into the ground voltage terminal VSS.
또한, 번개나 정전기 등 고전압 펄스가 발생 시에는 인덕터(L)의 리액턴스가 급증하여 외부와 내부회로 사이에는 전류가 흐르지 못하고 트랜지스터(Tr)를 따라 펀칭 전류가 흐른다.In addition, when a high voltage pulse such as lightning or static electricity occurs, the reactance of the inductor L increases so that a current does not flow between the external circuit and the internal circuit, and a punching current flows along the transistor Tr.
도 6은 도 5의 트랜지스터의 레이아웃을 도시한 평면도인 바, 게이트(G)와 게이트 콘택(G-C/T), 소스(S), 소스 콘택(S-C/T)과, 드레인(D), 드레인 콘택(D-C/T)이 각각 도시되어 있다. 이를 통해 전술한 도 3의 종래의 트랜지스터에 비해 그 크기를 대폭 축소될 수 있음을 알 수 있다.FIG. 6 is a plan view illustrating the layout of the transistor of FIG. 5, which includes a gate G, a gate contact GC / T, a source S, a source contact SC / T, a drain D, and a drain contact. (DC / T) are shown respectively. It can be seen that the size can be significantly reduced compared to the conventional transistor of FIG. 3 described above.
도 7에서 제1메탈 배선(M1)을 통해 나선형의 인덕터(L)가 구현됨을 알 수 있는 바, 이러한 인덕터(L)에 별도의 코아를 추가할 수 있으며, 알루미늄이나 구리 등의 통상적인 배선 재료를 사용할 수 있다.In FIG. 7, it can be seen that the spiral inductor L is implemented through the first metal wire M1, and a separate core may be added to the inductor L, and a conventional wiring material such as aluminum or copper may be added. Can be used.
도시된 'C/T'는 각각의 콘택을 나타내며, R은 폴리실리콘 등으로 구현된 도 5의 저항을 'D'는 트랜지스터(Tr)의 드레인을 나타낸다.The illustrated 'C / T' represents each contact, R represents the resistance of FIG. 5 made of polysilicon or the like, and 'D' represents the drain of the transistor Tr.
도 8은 제2메탈 배선(M2)과 상부 비아 콘택(V-C/T)을 도시한 평면도인 바, 제2메탈 배선(M2)과 비아 콘택(V-C/T)이 각각 도시되어 있으며, 'M2'는 전술한 'M1'과 턴(Turn) 방향이 반대이다.FIG. 8 is a plan view illustrating the second metal wiring M2 and the upper via contact VC / T, and the second metal wiring M2 and the via contact VC / T are shown, respectively. Is the opposite of the aforementioned 'M1' and the Turn (Turn) direction.
여기서, 전술한 바와 같이 트랜지스터(Tr)의 사이즈를 축소할 수 있어, 액티브 영역에 실리사이드 공정 적용이 용이하게 되는 바, 이에 따라 부수적으로 콘택 저항의 감소 효과를 기대할 수 있다.Here, as described above, the size of the transistor Tr can be reduced, so that the silicide process can be easily applied to the active region, and consequently, the effect of reducing the contact resistance can be expected.
이상에서 설명한 본 발명은 전술한 실시예 및 첨부된 도면에 의해 한정되는 것이 아니고, 본 발명의 기술적 사상을 벗어나지 않는 범위 내에서 여러 가지 치환, 변형 및 변경이 가능하다는 것이 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 있어 명백할 것이다.The present invention described above is not limited to the above-described embodiments and the accompanying drawings, and various substitutions, modifications, and changes are possible in the art without departing from the technical spirit of the present invention. It will be clear to those of ordinary knowledge.
상기한 바와 같은 본 발명은 다음과 같은 효과가 있다.The present invention as described above has the following effects.
1. 본 발명에서 사용된 인덕터가 고전압, 고주파 펄스 입력을 완충시키는 저역통과필터 역할을 하기 때문에 ESD 트랜지스터의 게이트 콘택 설계룰을 종래와 같이 크게 할 필요할 없기 때문에 ESD 트랜지스터의 면적을 기존의 1/10 정도로 대폭 축소할 수 있어서 집적도를 향상시킬 수 있다.1. Since the inductor used in the present invention acts as a low pass filter for buffering high voltage and high frequency pulse inputs, the gate contact design rules of the ESD transistor do not need to be made as large as in the prior art. Significant reduction can be achieved to improve the degree of integration.
2. 기존의 ESD 트랜지스터에서는 액티브 폭이 커서 실리사이드 형성시 접합(Junction)에 대한 실리사이드의 크기를 셀과 동일하게 유지할 수 없고 실리사이드된 액티브를 사용하는 ESD 트랜지스터의 제작이 가능하다.2. In conventional ESD transistors, the active width is large, so that silicide formation on the junction cannot maintain the same size as the cell, and it is possible to manufacture an ESD transistor using silicided active.
3. 인덕터 설계시 패드 메탈을 변형시켰기 때문에 인덕터의 추가로 인한 추가 소모 면적이 없다.3. Since the pad metal is modified in the inductor design, there is no additional area consumed by the addition of the inductor.
4. 실리사이드를 적용한 입/출력을 사용하기 때문에 콘택 저항을 감소시켜 특성을 향상시킬 수 있다.4. Since the input / output using silicide is used, the contact resistance can be reduced to improve the characteristics.
5. 셀 내에서 논-실리사이드 영역(Non-silicide zone)을 사용하는 예외 경우를 제외하면 논-실리사이드 영역을 형성하기 위한 공정을 생략할 수 있어, 공정 단가를 낮출 수 있다.5. Except for the exception of using a non-silicide zone in a cell, the process for forming the non-silicide zone can be omitted, thereby lowering the process cost.
6. 셀 내에서 논-실리사이드 영역을 사용하는 예외 경우를 제외하면 모든 영역의 콘택 공정 진행시 실리사이드가 있는 조건으로 통일되어 공정 조건을 잡기가 용이해지고 공정 마진이 넓어진다.6. With the exception of the use of non-silicide regions in the cell, all regions are unified with silicides in the contact process, making process conditions easier and process margins wider.
7. 공정 마진이 넓어서 수율이 향상된다.7. Improved yield due to wider process margin.
8. 소자의 크기가 줄어 결함 밀도(Defect density)의 영향을 줄여 수율이 향상된다.8. Reduced device size reduces the effect of defect density and improves yield.
9. 웨이퍼 당 칩의 수가 늘어 생산량이 증가한다.9. Increased production with more chips per wafer.
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KR100830336B1 (en) * | 2006-12-22 | 2008-05-19 | 매그나칩 반도체 유한회사 | Electro static discharge protection device |
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2002
- 2002-03-29 KR KR1020020017396A patent/KR20030078379A/en not_active Application Discontinuation
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