KR20040082831A - Layout of electro static discharge protection device - Google Patents
Layout of electro static discharge protection device Download PDFInfo
- Publication number
- KR20040082831A KR20040082831A KR1020030017520A KR20030017520A KR20040082831A KR 20040082831 A KR20040082831 A KR 20040082831A KR 1020030017520 A KR1020030017520 A KR 1020030017520A KR 20030017520 A KR20030017520 A KR 20030017520A KR 20040082831 A KR20040082831 A KR 20040082831A
- Authority
- KR
- South Korea
- Prior art keywords
- gate
- coupling
- layout
- nmosfet
- pmosfet
- Prior art date
Links
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier
- H01L27/0203—Particular design considerations for integrated circuits
- H01L27/0248—Particular design considerations for integrated circuits for electrical or thermal protection, e.g. electrostatic discharge [ESD] protection
- H01L27/0251—Particular design considerations for integrated circuits for electrical or thermal protection, e.g. electrostatic discharge [ESD] protection for MOS devices
- H01L27/0266—Particular design considerations for integrated circuits for electrical or thermal protection, e.g. electrostatic discharge [ESD] protection for MOS devices using field effect transistors as protective elements
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier
- H01L27/0203—Particular design considerations for integrated circuits
- H01L27/0207—Geometrical layout of the components, e.g. computer aided design; custom LSI, semi-custom LSI, standard cell technique
Abstract
Description
본 발명은 ESD 보호소자의 레이아웃에 관한 것으로서, 보다 상세하게는 GCMOSFET을 이용한 ESD 보호소자에서 게이트와 입력패드 사이에 커패시터를 연결하고 게이트와 전원단이나 접지단 사이에 저항을 연결하는 게이트 커플링을 구현할 때 게이트의 폴리라인을 확장하여 레이아웃을 변경함으로써 게이트 커플링에 필요한 커패시터 용량과 저항값을 최적화할 수 있도록 한 ESD 보호소자의 레이아웃에 관한 것이다.The present invention relates to the layout of an ESD protection device, and more particularly, in a ESD protection device using a GCMOSFET, a gate coupling for connecting a capacitor between a gate and an input pad and a resistor between a gate and a power supply terminal or a ground terminal. The implementation relates to the layout of an ESD protection device that allows the polyline of the gate to be expanded to change the layout to optimize the capacitor capacity and resistance required for gate coupling.
반도체소자의 크기가 축소되고 그 집적도가 높아질수록 정전기 방전(ESD ; Electro-Static Discharge, 이하 "ESD" 라 함)으로부터 칩의 내부회로를 보호하는 ESD 보호소자의 역할은 그 중요성이 증가하고 있는 추세이다.As semiconductor devices become smaller and more integrated, the importance of ESD protection devices that protect the chip's internal circuits from electrostatic discharge (ESD) is increasing in importance. to be.
특히, MOSFET(Metal-Oxide-Semiconductor Field Effects Transistor)의 게이트산화막의 두께가 얇아지고 약해짐에 따라 입출력회로의 입력버퍼에 존재하는 게이트산화막을 ESD와 같은 외부 충격으로부터 효과적으로 보호하는 특별한 보호소자를 구현할 필요가 있다.In particular, as the thickness of the gate oxide film of the MOSFET (Metal-Oxide-Semiconductor Field Effects Transistor) becomes thinner and weaker, it is possible to implement a special protection device that effectively protects the gate oxide film present in the input buffer of the input / output circuit from external shock such as ESD. There is a need.
이러한 입력버퍼 등 내부회로 손상은 ESD에 의한 스트레스 전류가 입력패드를 통해 입력되어 내부회로를 거쳐 최종적으로 다른 단자로 빠져나가면서 일으키는 주울(Joule)열로 인해 취약한 곳에서 정션 스파이킹(junction spiking), 산화막 균열(rupture) 현상 등을 일으키기 때문이다.Internal circuit damage such as input buffer may be caused by junction spiking, where vulnerable to Joule heat caused by the stress current caused by ESD being input through the input pad and finally exiting to the other terminal through the internal circuit. This is because an oxide film rupture phenomenon is caused.
그래서 이를 해결하기 위해서는 ESD에 의한 스트레스 전류가 내부회로를 통하여 빠져나가기 전에 입력단에 주입된 전하를 곧바로 전원공급 단자 쪽으로 방전시킬 수 있는 ESD 보호회로를 삽입하여야만 ESD로 인한 반도체소자의 손상을 방지할 수 있다.Therefore, in order to solve this problem, the ESD protection circuit which discharges the charge injected into the input terminal directly to the power supply terminal before the stress current caused by the ESD escapes through the internal circuit can be prevented from damaging the semiconductor device caused by ESD. have.
도 1은 일반적인 반도체장치에서 사용되는 ESD 보호회로를 나타낸 회로도이다.1 is a circuit diagram illustrating an ESD protection circuit used in a general semiconductor device.
여기에 도시된 바와 같이 반도체장치의 입력패드(10)를 통해 데이터를 입력받아 변환 및 전달하는 입력버퍼(30)의 앞단에 ESD 보호를 위한 ESD 보호소자(20)가 추가로 형성된다.As shown here, an ESD protection device 20 for ESD protection is further formed at the front end of the input buffer 30 that receives, converts, and transmits data through the input pad 10 of the semiconductor device.
이때, ESD 보호소자(20)는 입력버퍼(30)와 연결된 입력패드(10)사이에 게이트(G)와 소오스(S)가 전원단(VDD)에 연결되고 드레인(D)이 입력패드(10)에 연결된 PMOSFET와, 게이트(G)와 소오스(S)가 접지단(Vss)와 연결되고 드레인(D)이 입력패드(10)에 연결된 NMOSFET로 이루어진다.At this time, the ESD protection device 20 has a gate (G) and a source (S) is connected to the power supply terminal (V DD ) between the input buffer 10 and the input pad 10 connected to the drain (D) input pad ( A PMOSFET connected to 10), an NMOSFET having a gate (G) and a source (S) connected to the ground terminal (Vss), and a drain (D) connected to the input pad (10).
그리고, 게이트 커플링을 위해 PMOSFET의 게이트(G)와 드레인(D)간에는 제 1커플링 커패시터(Cp)가 매개되고 게이트(G)와 소오스(S) 간에는 제 1커플링 저항(Rp)이 매개되며, NMOSFET의 게이트(G)와 드레인(D) 간에는 제 2커플링 커패시터(CN)가 매개되고 게이트(G)와 소오스(S) 간에는 제 2커플링 저항(RN)이 매개된다.The first coupling capacitor Cp is interposed between the gate G and the drain D of the PMOSFET and the first coupling resistor Rp is interposed between the gate G and the source S for gate coupling. The second coupling capacitor C N is mediated between the gate G and the drain D of the NMOSFET, and the second coupling resistor R N is mediated between the gate G and the source S.
따라서, 정상동작시에 입력버퍼(30)는 입력패드(10)로부터 지속적으로 입력되는 정상적인 신호를 내부회로로 변환/전달하는 역할을 수행하게 되고 ESD 보호소자(20)는 PMOSFET와 NMOSFET는 오프되어 데이터의 입출력시 영향을 주지 않고 입력되는 데이터를 입력버퍼(30)로 전달해 준다.Therefore, in normal operation, the input buffer 30 converts / transfers a normal signal continuously input from the input pad 10 to the internal circuit, and the ESD protection device 20 is turned off in the PMOSFET and the NMOSFET. It transmits the input data to the input buffer 30 without affecting the data input and output.
그러나, 입력패드(10)로부터 ESD 스트레스가 입력되면 ESD 보호의 역할을 수행하는 NMOSFET/PMOSFET의 드레인(D)에 전기적 바이어스가 가해짐과 동시에 제 1내지 제 2커플링 커패시터(Cp, CN)를 통해 게이트(G)에도 전기적 바이어스가 가해지기 때문에 결과적으로 낮은 전압에서 NMOSFET/PMOSFET 가 동작하게 된다. 게이트 커플드 CMOSFET ESD 보호회로에서 게이트(G)와 입력패드(10) 사이를 연결하는 제 1내지 제 2커플링 커패시터(Cp, CN)의 용량은 게이트에 가해지는 전기적 바이어스의 크기를 결정하고 게이트와 전원단(VDD)이나 접지단(Vss) 사이에 연결된 제 1내지 제 2커플링 저항(Rp, RN)은 게이트(G)에 가해진 전기적 바이어스가 사라지는 시간을 결정한다. 따라서 입력버퍼(10)의 얇은 게이트산화막을 효과적으로 보호하기 위해서는 그 커플링 커패시터(Cp, CN)들의 용량과 커플링 저항(Rp, RN)들의 크기를 상황에 맞게 최적화시키는 것이 매우 중요한 요소값이 된다.However, when the ESD stress is input from the input pad 10, an electrical bias is applied to the drain D of the NMOSFET / PMOSFET which serves as ESD protection, and at the same time, the first to second coupling capacitors Cp and C N are applied . An electrical bias is also applied to the gate G, resulting in the NMOSFET / PMOSFET operating at low voltage. In the gate coupled CMOSFET ESD protection circuit, the capacitance of the first to second coupling capacitors Cp and C N connecting between the gate G and the input pad 10 determines the magnitude of the electrical bias applied to the gate. The first to second coupling resistors Rp and R N connected between the gate and the power supply terminal V DD or the ground terminal Vss determine the time when the electrical bias applied to the gate G disappears. Therefore, in order to effectively protect the thin gate oxide of the input buffer 10, it is very important to optimize the capacitance of the coupling capacitors Cp and C N and the sizes of the coupling resistors Rp and R N according to the situation. Becomes
일반적으로 게이트 커플드 CMOSFET ESD 보호소자를 효과적으로 구현하기 위해서는 다음과 같은 기본적인 요건들이 만족되어야 한다.In general, the following basic requirements must be met to effectively implement a gate-coupled CMOSFET ESD protection device.
즉, 첫째, 게이트 커플링에 필요한 커패시터와 저항을 만들기 위해 추가되는 공정이 최소화되어야 한다.That is, first, the additional process to make the capacitors and resistors required for gate coupling should be minimized.
둘째, 커패시터와 저항을 보호회로 안에 삽입함에 따라 추가되는 레이아웃 영역의 소모가 최소화되어야 한다.Second, as the capacitors and resistors are inserted into the protection circuit, the consumption of additional layout area should be minimized.
셋째, 추가되는 커패시터의 용량과 저항의 크기를 최적화시키기 용이해야 한다. 즉 커패시터의 용량과 저항의 크기를 원하는 값으로 조절하기 용이해야 한다.Third, it should be easy to optimize the capacitance of the added capacitor and the size of the resistor. That is, it should be easy to adjust the capacitance of the capacitor and the size of the resistor to a desired value.
넷째, 커패시터와 저항을 추가할 때 래치업과 같이 원하지 않는 오동작이 발생할 수 있는 가능성이 배제되어야 한다.Fourth, when adding capacitors and resistors, the possibility of unwanted malfunctions such as latch-up should be ruled out.
그러나, 현재 게이트 커플드 CMOSFET ESD 보호소자를 구현할 때 추가되는 커플링 커패시터(Cp, CN)와 커플링 저항(Rp, RN)을 만드는 방법에 대해서는 지금까지 다양한 방법들이 제시되고 있으나 대부분 앞에서 기술한 기본적인 조건들을 충분히 만족시키지 못하고 있는 실정이다.However, there are various methods to make coupling capacitors (Cp, C N ) and coupling resistors (Rp, R N ) that are added when implementing gate-coupled CMOSFET ESD protection. One basic condition is not fully satisfied.
본 발명은 상기와 같은 필요성을 만족하기 위해 창작된 것으로서, 본 발명의 목적은 GCMOSFET을 이용한 ESD 보호소자에서 게이트와 입력패드 사이에 커패시터를 연결하고 게이트와 전원단이나 접지단 사이에 저항을 연결하는 게이트 커플링을 구현할 때 게이트의 폴리라인을 확장하여 레이아웃을 변경함으로써 게이트 커플링에 필요한 커패시터 용량과 저항값을 최적화할 수 있도록 한 ESD 보호소자의 레이아웃을 제공함에 있다.The present invention was created to satisfy the above needs, and an object of the present invention is to connect a capacitor between a gate and an input pad in an ESD protection device using a GCMOSFET, and a resistor between a gate and a power supply terminal or a ground terminal. When implementing the gate coupling, it is possible to extend the polyline of the gate to change the layout to provide the layout of the ESD protection device to optimize the capacitor capacity and resistance value required for the gate coupling.
도 1은 일반적인 반도체장치에서 사용되는 ESD 보호회로를 나타낸 회로도이다.1 is a circuit diagram illustrating an ESD protection circuit used in a general semiconductor device.
도 2는 본 발명에 의한 ESD 보호소자의 레이아웃을 나타낸 도면이다.2 is a view showing the layout of the ESD protection device according to the present invention.
도 3은 본 발명의 다른 실시예에 의한 ESD 보호소자의 레이아웃을 나타낸 도면이다.3 is a view showing the layout of an ESD protection device according to another embodiment of the present invention.
도 4는 본 발명의 다른 실시예에 의한 ESD 보호소자의 레이아웃을 나타낸 도면이다.4 is a view showing a layout of an ESD protection device according to another embodiment of the present invention.
- 도면의 주요부분에 대한 부호의 설명 --Explanation of symbols for the main parts of the drawings-
10 : 입력패드 20 : ESD 보호소자10: input pad 20: ESD protection device
22 : 상부전극 24 : 하부전극22: upper electrode 24: lower electrode
26 : 집중부 30 : 입력버퍼26: concentrator 30: input buffer
상기와 같은 목적을 실현하기 위한 본 발명은 입력패드와 연결된NMOSFET/PMOSFET의 드레인과 게이트 사이에 커플링 커패시터가 각각 매개되고, 접지단 또는 전원단과 연결된 NMOSFET/PMOSFET의 소오스와 게이트 사이에 커플링 저항이 각각 매개된 게이트 커플드 CMOSFET로 구성된 ESD 보호소자의 레이아웃에 있어서, 상기 커플링 커패시터의 하부전극은 NMOSFET/PMOSFET의 게이트를 각각 연장하여 폴리물질로 넓게 확장하여 분리 형성하며, 상기 커플링 커패시터의 상부전극은 NMOSFET/PMOSFET의 드레인 사이를 금속물질에 의해 활성영역 폭으로 상기 하부전극을 덮을 수 있도록 넓게 확장하여 드레인에 연결되도록 형성하고, 상기 커플링 저항은 구불구불한 형태의 폴리라인으로 NMOSFET/PMOSFET의 게이트와 각각 전원단이나 접지단과 연결되도록 형성하는 것을 특징으로 한다.In order to accomplish the above object, the present invention provides a coupling resistor between a drain and a gate of an NMOSFET / PMOSFET connected to an input pad, and a coupling resistor between a source and a gate of the NMOSFET / PMOSFET connected to a ground terminal or a power supply terminal. In the layout of the ESD protection device composed of each of the mediated gate-coupled CMOSFET, the lower electrode of the coupling capacitor is formed by extending the gate of the NMOSFET / PMOSFET, respectively, wide and separated by a poly material, the separation of the coupling capacitor The upper electrode is formed to be widened between the drain of the NMOSFET / PMOSFET so as to cover the lower electrode by the width of the active region by a metal material so as to be connected to the drain, and the coupling resistor is a tortuous polyline. And a gate of the PMOSFET and a power supply terminal or a ground terminal, respectively.
위에서, 상기 커플링 커패시터의 하부전극과 연결된 게이트와 상기 커플링 저항 사이에 금속물질의 넓은 집중부를 매개하도록 형성된 것을 특징으로 한다.In the above, it is characterized in that formed between the gate connected to the lower electrode of the coupling capacitor and the coupling resistor a wide concentration of the metal material.
또한, 상기 커플링 커패시터의 하부전극과 연결된 게이트들이 서로 연결되어 커플링 저항과 연결되도록 형성된 것을 특징으로 한다.In addition, the gate is connected to the lower electrode of the coupling capacitor is characterized in that formed to be connected to the coupling resistor.
또한, 상기 드레인과 상부전극은 콘택에 의해 서로 연결된 것을 특징으로 한다.In addition, the drain and the upper electrode is characterized in that connected to each other by a contact.
위와 같이 이루어진 ESD 보호소자의 커플링 커패시터를 PIM(Poly-insulator -Metal)구조로 드레인과 게이트를 연장하여 넓게 형성하고 콘택을 통해 서로 연결시키며, 커플링 저항을 폴리라인을 구불구불하게 연장하여 형성함으로써 커플링 커패시터와 커플링 저항을 형성하기 위한 추가 공정없이 형성할 수 있으며 커패시터의 용량과 저항의 크기를 조절하기 용이하고 래치업과 같은 오동작의 발생을 줄일수 있게 된다.The coupling capacitor of the ESD protection device formed as described above is formed by extending the drain and the gate in a poly-insulator-metal (PIM) structure and connecting them to each other through a contact, and the coupling resistance is formed by twisting the polyline. This can be formed without any additional process for forming the coupling capacitor and the coupling resistor, and it is easy to adjust the capacitance of the capacitor and the size of the resistor and to reduce the occurrence of malfunction such as latch-up.
이하, 본 발명의 바람직한 실시예를 첨부된 도면을 참조하여 설명한다. 또한 본 실시예는 본 발명의 권리범위를 한정하는 것은 아니고, 단지 예시로 제시된 것이며 종래 구성과 동일한 부분은 동일한 부호 및 명칭을 사용한다.Hereinafter, exemplary embodiments of the present invention will be described with reference to the accompanying drawings. In addition, the present embodiment is not intended to limit the scope of the present invention, but is presented by way of example only and the same parts as in the conventional configuration using the same reference numerals and names.
도 2는 본 발명에 의한 ESD 보호소자의 레이아웃을 나타낸 도면이다.2 is a view showing the layout of the ESD protection device according to the present invention.
여기에 도시된 바와 같이 활성영역에 소오스(S)와 드레인(D)을 형성하고 멀티핑거 구조로 다수개의 게이트(G)를 배치하여 각각 NMOSFET/PMOSFET를 형성하고 파워라인(28)을 통해 각각 전원단(VDD)과 접지단(Vss)에 연결된다.As shown here, source (S) and drain (D) are formed in the active region, and a plurality of gates (G) are arranged in a multi-finger structure to form NMOSFETs / PMOSFETs, respectively, and each of the power supplies through the power line 28. It is connected to the terminal V DD and the ground terminal Vss.
또한, NMOSFET/PMOSFET의 게이트(G)를 각각 연장하여 폴리물질로 직사각형 형상으로 넓게 확장하여 분리 형성해 커플링 커패시터(Cp, CN)의 하부전극(24)을 형성하고, NMOSFET/PMOSFET의 드레인(D) 사이를 금속물질에 의해 활성영역 폭으로 하부전극(24)을 덮을 수 있도록 넓게 확장하여 콘택을 통해 연결하여 커플링 커패시터(Cp, CN)의 상부전극(24)을 형성함으로써 NMOSFET/PMOSFET의 드레인(D)과 게이트(G)에 연결된 커플링 커패시터(Cp, CN)를 형성한다.In addition, the gate G of the NMOSFET / PMOSFET may be extended to form a lower electrode 24 of the coupling capacitors Cp and C N. D) NMOSFET / PMOSFET by forming a top electrode 24 of the coupling capacitor (Cp, C N ) by extending a wide between the metal material to cover the bottom electrode 24 to the active region width to connect through a contact Coupling capacitors Cp and C N connected to the drain D and the gate G of are formed.
이때 상부전극(24)의 형상은 도 3에 도시된 바와 같이 직사각형이 아닌 다른 형상으로도 넓게 형성할 수 있다.At this time, the shape of the upper electrode 24 may be formed widely in a shape other than a rectangle as shown in FIG.
그리고, NMOSFET/PMOSFET의 게이트(G)와 연결된 폴리라인을 구불구불하게 길게 연장하여 각각 파워라인(28)과 연결되도록 하여 커플링 저항(Rp, RN)을 형성한다.In addition, the polyline connected to the gate G of the NMOSFET / PMOSFET is extended in a long way to be connected to the power line 28 to form coupling resistors Rp and R N.
이때, 멀티핑거의 다수개의 게이트(G)들과 커플링 저항(Rp, RN)과 연결하기 위해 폭이 넓은 집중부(26)를 매개하도록 형성하여 각 게이트(G)와 전원단(VDD)이나 접지단(Vss) 사이에 형성되는 저항의 크기를 가급적 비슷하게 만들게 된다.In this case, each gate G and the power supply terminal V DD are formed to mediate the wide concentrator 26 to connect the plurality of gates G of the multi-finger and the coupling resistors Rp and R N. ) And the resistance formed between the ground terminal (Vss) as much as possible.
이와 같은 레이아웃으로 NMOSFET/PMOSFET의 드레인(D)과 게이트(G) 사이에 금속물질-유전층-폴리물질 구조의 커패시터가 형성된다. 이때 형성되는 커패시터의 용량은 금속물질을 덮고 있는 직사각형의 폴리물질의 면적과, 금속물질의 폴리물질 사이에 존재하는 유전층의 두께 그리고 유전층의 유전상수에 의해서 결정된다.In this layout, a capacitor having a metal material-dielectric layer-poly material structure is formed between the drain D and the gate G of the NMOSFET / PMOSFET. The capacitance of the capacitor to be formed is determined by the area of the rectangular polymaterial covering the metal material, the thickness of the dielectric layer existing between the polymaterial of the metal material, and the dielectric constant of the dielectric layer.
또한, 전원단(VDD) 또는 접지단(Vss) 방향의 폴리물질은 다음과 같이 각각의 게이트(G)를 금속물질의 집중부(26)에 연결한 후 집중부(26)의 중앙에서 다시 구불구불한 형태의 라인을 형성하여 전원단(VDD) 또는 접지단(Vss)과 연결된다. 각각의 게이트(G)를 연결하는 집중부(26)의 폭은 주변에 존재하는 다른 금속물질과 접촉하지 않는 범위내에서 최대한 크게 만든다. 이와 같이 레이아웃을 구현하면 NMOSFET/PMOSFET의 각 게이트(G)와 전원단(VDD) 또는 접지단(Vss) 사이에 삽입하는 저항값의 다양화를 최소화시킬 수 있게 된다.In addition, the poly material in the direction of the power supply terminal V DD or the ground terminal Vss is connected to the concentrator 26 of the metal material and then again at the center of the concentrator 26 as follows. A serpentine type line is connected to the power supply terminal V DD or the ground terminal Vss. The width of the concentrator 26 connecting each gate G is made as large as possible without being in contact with other metallic materials present in the surroundings. By implementing the layout as described above, it is possible to minimize the diversification of the resistance value inserted between each gate G of the NMOSFET / PMOSFET and the power terminal V DD or the ground terminal Vss.
이와 같이 형성된 저항의 크기는 구불구불한 폴리라인의 전체길이, 구불구불한 폴리라인의 폭, 그리고 폴리라인의 표면저항의 3가지 요소에 의해 결정된다. 각각의 게이트(G)를 구불구불한 폴리라인과 직접 연결하지 않고 그 폭을 최대한 크게 만든 집중부(26)를 거쳐 연결함으로써 각 게이트(G)와 전원단(VDD) 또는 접지단(Vss) 사이에 형성되는 저항의 크기를 가급적 비슷하게 만들게 된다.The magnitude of the resistance thus formed is determined by three factors: the total length of the serpentine polyline, the width of the serpentine polyline, and the surface resistance of the polyline. Instead of connecting each gate G directly with the tortuous polyline, the gate G and the power supply terminal V DD or ground terminal Vss are connected by means of a concentrator 26 having the width as large as possible. The resistance formed between them should be as similar as possible.
한편, 도 4에 도시된 바와 같이 집중부(26)을 매개하지 않고 NMOSFET/PMOSFET의 게이트(G)들을 폴리라인으로 서로 연결시킨 후 구불구불하게 길게 연장하여 커플링 저항(Rp, RN)과 직접 연결하여 전원단(VDD) 또는 접지단(Vss)과 연결되도록 형성할 수도 있다.Meanwhile, as shown in FIG. 4, the gates G of the NMOSFET / PMOSFETs are connected to each other by a polyline without intermediating the concentrator 26, and then are extended in a long and twisted manner to form coupling resistors Rp and R N. It may be formed to be directly connected to the power supply terminal (V DD ) or the ground terminal (Vss).
상기한 바와 같이 본 발명은 GCMOSFET을 이용한 ESD 보호소자에서 게이트와 입력패드 사이에 커패시터를 연결하고 게이트와 전원단이나 접지단 사이에 저항을 연결하는 게이트 커플링을 구현할 때 게이트의 폴리라인을 확장하여 레이아웃을 변경함으로써 게이트 커플링에 필요한 커패시터 용량과 저항값을 최적화할 수 있는 이점이 있다.As described above, the present invention extends the polyline of the gate when implementing a gate coupling for connecting a capacitor between the gate and the input pad and connecting a resistor between the gate and the power supply terminal or the ground terminal in the ESD protection device using the GCMOSFET. Changing the layout has the advantage of optimizing the capacitor capacitance and resistance required for gate coupling.
또한, 게이트 커플링에 필요한 커패시터와 저항을 만들기 위해 기존의 게이트를 만들기 위해 사용되던 폴리실리콘 레이아웃만 변경하여 추가되는 공정 없이 형성할 수 있는 이점이 있다.In addition, there is an advantage that it can be formed without changing the polysilicon layout used to make the conventional gate to make the capacitor and the resistor required for the gate coupling without the addition process.
또한, 게이트 커플링에 필요한 커패시터와 저항을 만들기 위해 추가되는 폴리실리콘의 레이아웃이 모두 기존의 NMOSFET/PMOSFET와 입력패드가 이미 차지하고있던 영역 내부에서 이루어지기 때문에 추가로 소모되는 레이아웃 영역없이 형성할 수 있는 이점이 있다.In addition, the layout of the polysilicon added to make the capacitors and resistors required for the gate coupling is all done inside the area already occupied by the existing NMOSFET / PMOSFET and the input pad, so that no additional layout area is consumed. There is an advantage.
또한, 게이트 커플링에 필요한 커패시터 용량은 입력패드 방향에 추가되는 폴리물질의 면적에 비례하여 결정되기 때문에 추가되는 폴리물질의 면적을 조절함으로써 커패시터 용량을 자유롭게 조절할 수 있을 뿐만 아니라 전원단(VDD) 또는 접지단(Vss) 방향에 추가되는 구불구불한 폴리라인의 길이 및 선폭을 조절함으로써 게이트 커플링에 필요한 저항의 크기를 자유롭게 조절하는 것이 가능한 이점이 있다.In addition, since the capacitor capacity required for the gate coupling is determined in proportion to the area of the poly material added in the direction of the input pad, the capacitor capacity can be freely adjusted by adjusting the area of the added poly material, as well as the power supply terminal (V DD ). Alternatively, it is possible to freely adjust the size of the resistor required for the gate coupling by adjusting the length and line width of the tortuous polyline added in the direction of the ground terminal Vss.
또한, 커패시터와 저항을 만들기 위해 레이아웃 상에 추가되는 폴리물질이 게이트산화막 위에 형성되어 하부의 활성영역과 전기적으로 절연되어 있기 때문에 커패시터와 저항을 추가함에 따라 래치업과 같이 원하지 않는 오동작이 발생할 수 있는 가능성이 매우 낮은 이점이 있다.Also, since polymaterials added on the layout to form capacitors and resistors are formed on the gate oxide and are electrically insulated from the underlying active regions, the possibility of unwanted malfunctions, such as latch-up, can occur as capacitors and resistors are added. This has a very low advantage.
Claims (4)
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR10-2003-0017520A KR100504202B1 (en) | 2003-03-20 | 2003-03-20 | Layout of electro static discharge protection device |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR10-2003-0017520A KR100504202B1 (en) | 2003-03-20 | 2003-03-20 | Layout of electro static discharge protection device |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| KR20040082831A true KR20040082831A (en) | 2004-09-30 |
| KR100504202B1 KR100504202B1 (en) | 2005-07-27 |
Family
ID=37366566
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| KR10-2003-0017520A KR100504202B1 (en) | 2003-03-20 | 2003-03-20 | Layout of electro static discharge protection device |
Country Status (1)
| Country | Link |
|---|---|
| KR (1) | KR100504202B1 (en) |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100780239B1 (en) * | 2006-12-26 | 2007-11-27 | 매그나칩 반도체 유한회사 | Electro static discharge protection device |
| KR100780238B1 (en) * | 2006-12-26 | 2007-11-27 | 매그나칩 반도체 유한회사 | Electro static discharge protection device |
| US7919821B2 (en) | 2008-01-16 | 2011-04-05 | Novatek Microelectronics Corp. | Method and integrated circuits capable of saving layout areas |
| KR20200134824A (en) | 2019-05-23 | 2020-12-02 | 주식회사 키 파운드리 | Semiconductor Device for Electrostatic Discharge Protection |
-
2003
- 2003-03-20 KR KR10-2003-0017520A patent/KR100504202B1/en active IP Right Grant
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100780239B1 (en) * | 2006-12-26 | 2007-11-27 | 매그나칩 반도체 유한회사 | Electro static discharge protection device |
| KR100780238B1 (en) * | 2006-12-26 | 2007-11-27 | 매그나칩 반도체 유한회사 | Electro static discharge protection device |
| US7919821B2 (en) | 2008-01-16 | 2011-04-05 | Novatek Microelectronics Corp. | Method and integrated circuits capable of saving layout areas |
| KR20200134824A (en) | 2019-05-23 | 2020-12-02 | 주식회사 키 파운드리 | Semiconductor Device for Electrostatic Discharge Protection |
| US11056482B2 (en) | 2019-05-23 | 2021-07-06 | Key Foundry Co., Ltd | Semiconductor device with electrostatic discharge protection |
Also Published As
| Publication number | Publication date |
|---|---|
| KR100504202B1 (en) | 2005-07-27 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| KR100517770B1 (en) | Electrostatic Discharge Protection Element | |
| US7557413B2 (en) | Serpentine ballasting resistors for multi-finger ESD protection device | |
| US20080173899A1 (en) | Semiconductor device | |
| JP2000243912A (en) | Input protective circuit | |
| JP2003007833A (en) | Semiconductor device | |
| KR100266917B1 (en) | Esd input protection using a floating gate neuron mosfet as a tunable trigger element | |
| KR101128897B1 (en) | Semiconductor device | |
| JPH0897362A (en) | Power supply protection circuit of semiconductor integrated circuit | |
| US10431647B2 (en) | Apparatuses and methods for semiconductor circuit layout | |
| JPH0616558B2 (en) | Input protection device for semiconductor device | |
| US20070052032A1 (en) | Electrostatic discharge device with latch-up immunity | |
| US8194372B1 (en) | Systems and methods for electrostatic discharge protection | |
| CN101533830B (en) | Electrostatic discharge protecting device of high-voltage cushion | |
| KR100504202B1 (en) | Layout of electro static discharge protection device | |
| JPH10125801A (en) | Semiconductor integrated circuit device | |
| US6046480A (en) | Protection circuit for semiconductor devices | |
| US20040026741A1 (en) | Semiconductor integrated circuit device | |
| US7129546B2 (en) | Electrostatic discharge protection device | |
| US6534833B1 (en) | Semiconductor device with protection circuitry and method | |
| CN107863339B (en) | ESD clamping circuit and integrated circuit | |
| US20020186517A1 (en) | Electrostatic discharge protection circuit | |
| JP6714824B2 (en) | Electrostatic protection circuit, semiconductor integrated circuit device, and electronic device | |
| KR101279186B1 (en) | Semiconductor device | |
| KR100357191B1 (en) | ESD protection circuit using metal coupling capacitor | |
| KR100434063B1 (en) | Circuit for esd protection |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A201 | Request for examination | ||
| E902 | Notification of reason for refusal | ||
| N231 | Notification of change of applicant | ||
| E701 | Decision to grant or registration of patent right | ||
| GRNT | Written decision to grant | ||
| FPAY | Annual fee payment |
Payment date: 20130620 Year of fee payment: 9 |
|
| FPAY | Annual fee payment |
Payment date: 20140618 Year of fee payment: 10 |
|
| FPAY | Annual fee payment |
Payment date: 20150617 Year of fee payment: 11 |
|
| FPAY | Annual fee payment |
Payment date: 20160620 Year of fee payment: 12 |
|
| FPAY | Annual fee payment |
Payment date: 20170626 Year of fee payment: 13 |
|
| FPAY | Annual fee payment |
Payment date: 20180618 Year of fee payment: 14 |
|
| FPAY | Annual fee payment |
Payment date: 20190619 Year of fee payment: 15 |