KR20030073863A - Method for forming metal line of semiconductor device by using dual damascene process - Google Patents
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Abstract
Description
본 발명은 반도체 소자의 제조 방법에 관한 것으로서, 보다 구체적으로는 듀얼 다마신 공정을 이용한 반도체 소자의 금속 배선 형성 방법에 관한 것이다.BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a method for manufacturing a semiconductor device, and more particularly, to a method for forming metal wiring of a semiconductor device using a dual damascene process.
최근, 반도체 소자의 금속 배선을 형성하는 공정, 특히 구리를 이용한 금속 배선 형성 공정에 듀얼 다마신(dual damascene) 공정이 이용되고 있다. 듀얼 다마신 공정은 층간 절연막에 비아 홀(via hole)과 트렌치(trench)를 형성한 후 구리를 매립하고 평탄화시키는 공정이다. 듀얼 다마신 공정에 의하여 형성한 금속 배선의 이상적인 패턴이 도 1a에 도시되어 있다.In recent years, a dual damascene process has been used in the process of forming the metal wiring of a semiconductor element, especially the metal wiring formation process using copper. The dual damascene process is a process of filling and planarizing copper after forming via holes and trenches in an interlayer insulating film. An ideal pattern of metal wiring formed by the dual damascene process is shown in FIG. 1A.
도 1a를 참조하면, 도면 부호 12, 12a, 12b는 각각 층간 절연막, 비아 홀, 트렌치를 나타내며, 18a는 구리 배선을 나타낸다. 또한, 도면 부호 20은 트렌치(12b)를 형성할 때 사용되는 트렌치 패턴 마스크를 나타낸다. 트렌치 패턴 마스크(20)는 레지스트 패턴(21)과 넓은 트렌치 패턴(22a)과 좁은 트렌치 패턴(22b)으로 구성된다.Referring to FIG. 1A, reference numerals 12, 12a, and 12b represent interlayer insulating films, via holes, and trenches, respectively, and 18a represents copper wirings. Further, reference numeral 20 denotes a trench pattern mask used when forming the trench 12b. The trench pattern mask 20 includes a resist pattern 21, a wide trench pattern 22a, and a narrow trench pattern 22b.
그런데, 회로선폭이 0.15㎛ 이하의 공정 기술에서는 비아 홀(12a)과 트렌치(12b) 사이의 중첩 여유도(overlap margin)가 상당히 적기 때문에, 도 1a에 도시된 바와 같은 이상적인 패턴을 구현하기가 쉽지 않다. 이는 포토리소그래피 공정시의 정렬 한계에 기인하는 것으로서, 실제 공정 진행후의 결과를 보면 도 1b와 같이 비아 홀(12a)과 트렌치(12b) 사이에 오정렬(misalign)이 발생하게 된다.However, in a process technology having a circuit line width of 0.15 μm or less, since an overlap margin between the via hole 12a and the trench 12b is considerably small, it is easy to implement an ideal pattern as shown in FIG. 1A. not. This is due to the alignment limit during the photolithography process. As a result after the actual process, misalignment occurs between the via hole 12a and the trench 12b as shown in FIG. 1B.
듀얼 다마신 공정이 아닌, 금속 증착후 선별적 식각을 하는 기존 공정의 경우, 금속 배선 사이의 간격에 대한 설계 규정(design rule)에 따라 금속 배선 형성이 가능하지만, 듀얼 다마신 공정의 경우에는 비아 홀과 트렌치 사이의 오정렬에 의하여 금속 배선간 간격이 줄어드는 형태를 보인다.In the existing process of selective etching after metal deposition, not the dual damascene process, metal wiring can be formed according to the design rule for the gap between metal wirings, but in the case of dual damascene process, via Due to the misalignment between the hole and the trench, the gap between metal wires is reduced.
도 1b를 참조하면, 트렌치 패턴 마스크(20)가 비아 홀(12a)과 오정렬된 상태에서 트렌치(12b)가 형성될 경우, 이웃하는 금속 배선(18a) 사이의 간격(S1)은 매우 좁아지게 된다. 이럴 경우, 화학적 기계적 연마(CMP) 공정을 실시할 때 공정 마진(margin)이 줄어들고, 금속 배선(18a)간 브리지(bridge)에 의한 소자 불량이 발생할 위험이 커지게 된다.Referring to FIG. 1B, when the trench 12b is formed while the trench pattern mask 20 is misaligned with the via hole 12a, the interval S1 between neighboring metal lines 18a becomes very narrow. . In this case, the process margin is reduced when performing the chemical mechanical polishing (CMP) process, and the risk of device failure due to a bridge between the metal wires 18a is increased.
따라서, 본 발명의 목적은 금속 배선을 형성하기 위한 트렌치 형성시 금속 배선간 간격을 설계 규정대로 확보하고 금속 배선간 브리지에 의한 소자 불량을 방지할 수 있는 듀얼 다마신 공정을 이용한 반도체 소자의 금속 배선 형성 방법을 제공하기 위한 것이다.Accordingly, an object of the present invention is to provide a metal wiring of a semiconductor device using a dual damascene process that can secure the gap between metal wirings according to design rules when forming trenches for forming metal wirings and prevent device defects caused by bridges between metal wirings. It is for providing a formation method.
도 1a는 듀얼 다마신 공정을 이용하여 형성한 금속 배선의 이상적인 패턴을 개략적으로 나타내는 단면도이다.1A is a cross-sectional view schematically showing an ideal pattern of a metal wiring formed using a dual damascene process.
도 1b는 종래기술에 따른 방법에 의하여 형성된 금속 배선의 오정렬 패턴을 개략적으로 나타내는 단면도이다.1B is a cross-sectional view schematically showing a misalignment pattern of a metal wiring formed by a method according to the prior art.
도 2는 본 발명의 실시예에 따른 방법에 의하여 형성된 금속 배선 패턴을 개략적으로 나타내는 단면도이다.2 is a cross-sectional view schematically showing a metal wiring pattern formed by a method according to an embodiment of the present invention.
도 3a 내지 도 3h는 본 발명의 실시예에 따른 듀얼 다마신 공정을 이용한 금속 배선 형성 방법을 나타내는 공정 단면도이다.3A to 3H are cross-sectional views illustrating a method of forming metal wires using a dual damascene process according to an exemplary embodiment of the present invention.
<도면의 주요 부분에 대한 부호의 설명><Explanation of symbols for the main parts of the drawings>
11: 식각 정지층12: 층간 절연막11: etch stop layer 12: interlayer insulating film
12a: 비아 홀12b: 트렌치12a: via hole 12b: trench
13: 하드 마스크층14: 비아 홀 레지스트 패턴13: Hard mask layer 14: Via hole resist pattern
15: 비아 충전물질16: 트렌치 레지스트 패턴15 Via Filler 16: Trench Resist Pattern
17: 확산 방지막18: 구리층17: diffusion barrier film 18: copper layer
18a: 구리 배선20, 30: 트렌치 패턴 마스크18a: copper wiring 20, 30: trench pattern mask
이러한 목적을 달성하기 위하여, 본 발명은 트렌치 하부의 비아 홀 최대 폭보다 작거나 같도록 트렌치 패턴 폭을 변경하여 비아 홀과 트렌치 사이에 오정렬이 발생하더라도 금속 배선간 간격을 설계 규정대로 확보하고 금속 배선간 브리지에 의한 소자 불량을 방지할 수 있는 듀얼 다마신 공정을 이용한 반도체 소자의 금속 배선 형성 방법을 제공한다.In order to achieve the above object, the present invention changes the trench pattern width to be less than or equal to the maximum width of the via hole in the lower part of the trench, so that even if misalignment occurs between the via hole and the trench, the gap between the metal wirings is ensured according to the design rule and the metal wiring Provided is a method for forming metal wirings of a semiconductor device using a dual damascene process that can prevent device failure due to an inter-bridge.
본 발명에 따른 금속 배선 형성 방법은, 층간 절연막에 비아 홀과 트렌치를 순차적으로 형성한 후 금속을 매립하고 평탄화시켜 금속 배선을 형성하는 단계를 포함하며, 특히 트렌치 패턴이 형성된 트렌치 패턴 마스크를 사용하여 트렌치를 형성할 때, 트렌치 패턴이 각각 대응하는 비아 홀의 최대 폭보다 작거나 같은 폭을 가짐으로써, 트렌치 패턴 마스크가 비아 홀과 오정렬된 상태에서 트렌치가 형성되더라도 이웃하는 금속 배선 사이의 간격을 확보할 수 있는 것을 특징으로 한다.The method for forming a metal wiring according to the present invention includes the steps of sequentially forming via holes and trenches in an interlayer insulating film, and then embedding and planarizing the metal to form metal wiring, particularly using a trench pattern mask having a trench pattern formed therein. When the trench is formed, the trench patterns each have a width that is less than or equal to the maximum width of the corresponding via hole, so that even if the trench pattern mask is formed in the misaligned state with the trench pattern mask, the gap between the adjacent metal wirings can be secured. Characterized in that it can.
또한, 본 발명에 따른 금속 배선의 형성 방법은, 소정의 하부 구조 위에 식각 정지층과 층간 절연막과 하드 마스크층을 순차적으로 증착하는 단계와, 하드 마스크층 위에 비아 홀 레지스트 패턴을 형성하는 단계와, 비아 홀 레지스트 패턴을 통하여 하드 마스크층과 층간 절연막을 선택적으로 식각하여 비아 홀을 형성하는 단계와, 비아 홀 레지스트 패턴을 제거하는 단계와, 결과물 전면에 비아 충전물질을 도포한 후 트렌치 레지스트 패턴을 형성하는 단계와, 트렌치 레지스트 패턴을 통하여 노출된 비아 충전물질과 하드 마스크층과 층간 절연막을 차례대로 식각하여 트렌치를 형성하는 단계와, 트렌치 레지스트 패턴과 남아 있는 비아 충전물질을 모두 제거한 후 비아 홀 바닥에 노출된 식각 정지층을 제거하는 단계와, 결과물 표면을 따라 확산 방지막을 증착하는 단계와, 결과물 전면에 비아 홀과 트렌치를 매립하도록 금속층을 증착하는 단계와, 금속층을 평탄화시켜 비아 홀과 트렌치 내부에 금속 배선을 형성하는 단계를 포함하여 구성된다.In addition, the method of forming a metal wiring according to the present invention comprises the steps of sequentially depositing an etch stop layer, an interlayer insulating film and a hard mask layer on a predetermined substructure, forming a via hole resist pattern on the hard mask layer, Selectively etching the hard mask layer and the interlayer insulating layer through the via hole resist pattern to form a via hole, removing the via hole resist pattern, applying a via filling material to the entire surface of the resultant, and then forming a trench resist pattern Forming a trench by sequentially etching the via filling material, the hard mask layer, and the interlayer insulating layer exposed through the trench resist pattern, removing all of the trench resist pattern and the remaining via filling material, Removing the exposed etch stop layer and diffusion barrier along the resulting surface And depositing a metal layer to fill the via hole and the trench in the entire surface of the resultant, and planarize the metal layer to form the metal wiring in the via hole and the trench.
특히, 트렌치 레지스트 패턴은 트렌치 패턴이 형성된 트렌치 패턴 마스크를 사용하여 형성되며, 트렌치 패턴은 각각 대응하는 비아 홀의 최대 폭보다 작거나같은 폭을 가짐으로써, 트렌치 패턴 마스크가 비아 홀과 오정렬된 상태에서 트렌치가 형성되더라도 이웃하는 금속 배선 사이의 간격을 확보할 수 있는 것을 특징으로 한다.In particular, the trench resist pattern is formed using a trench pattern mask having a trench pattern formed therein, each trench pattern having a width that is less than or equal to the maximum width of the corresponding via hole, so that the trench pattern mask is misaligned with the via hole. Even if is formed is characterized in that the space between the adjacent metal wiring can be ensured.
또한, 본 발명에 따른 반도체 소자의 금속 배선 형성 방법에 있어서, 트렌치 패턴 마스크는 트렌치 레지스트 패턴에 대응하는 레지스트 패턴과, 적어도 두 개 이상의 비아 홀 위에 트렌치를 형성하기 위한 넓은 트렌치 패턴과, 한 개의 비아 홀 위에 트렌치를 형성하기 위한 좁은 트렌치 패턴을 포함하며, 넓은 트렌치 패턴은 두 개 이상의 비아 홀의 가장 바깥쪽 측벽 사이의 거리보다 작거나 같은 폭을 가지며, 좁은 트렌치 패턴은 한 개의 비아 홀의 측벽 사이의 거리보다 작거나 같은 폭을 가지는 것이 바람직하다.In addition, in the method for forming metal wirings of a semiconductor device according to the present invention, the trench pattern mask includes a resist pattern corresponding to the trench resist pattern, a wide trench pattern for forming a trench over at least two via holes, and one via. A narrow trench pattern for forming a trench over the hole, the wide trench pattern having a width less than or equal to the distance between the outermost sidewalls of the two or more via holes, the narrow trench pattern having a distance between the sidewalls of one via hole It is desirable to have a width smaller or equal.
이하, 첨부 도면을 참조하여 본 발명의 바람직한 실시예를 보다 상세하게 설명하도록 한다. 첨부 도면은 도면의 명확한 이해를 돕기 위해 다소 과장되거나 개략적으로 도시되었음을 밝혀둔다.Hereinafter, exemplary embodiments of the present invention will be described in detail with reference to the accompanying drawings. It is noted that the accompanying drawings are drawn to be somewhat exaggerated or schematically illustrated to aid in a clear understanding of the drawings.
도 2는 본 발명의 실시예에 따른 방법에 의하여 형성된 금속 배선 패턴을 개략적으로 나타내는 단면도이다. 도시된 바와 같이, 트렌치 패턴 마스크(30)가 비아 홀(12a)과 오정렬된 상태에서 트렌치(12b)를 형성하더라도, 이웃하는 금속 배선(18a) 사이의 간격(S2)을 충분히 확보할 수 있다. 이는 트렌치 패턴 마스크(30)의 트렌치 패턴(32a, 32b)이 종래의 경우와 비교하여 감소된 폭(W1, W2)을 가지기 때문이다. 즉, 트렌치 패턴 마스크(30)는 레지스트 패턴(31)과 넓은 트렌치 패턴(32a)과 좁은 트렌치 패턴(32b)으로 구성되는데, 트렌치 패턴(32a, 32b)은 각각 대응하는 비아 홀(12a)의 최대 폭(W3, W4)보다 작거나 같은 폭을 갖는다.2 is a cross-sectional view schematically showing a metal wiring pattern formed by a method according to an embodiment of the present invention. As shown, even if the trench pattern mask 30 forms the trench 12b in the misaligned state with the via hole 12a, the gap S2 between the adjacent metal wires 18a can be sufficiently secured. This is because the trench patterns 32a and 32b of the trench pattern mask 30 have reduced widths W1 and W2 as compared with the conventional case. That is, the trench pattern mask 30 includes a resist pattern 31, a wide trench pattern 32a, and a narrow trench pattern 32b, each of which has a maximum of the corresponding via hole 12a. It has a width smaller than or equal to the widths W3 and W4.
트렌치(12b)는, 도 2에 도시된 바와 같이, 넓은 트렌치 패턴(32a)에 대응하여 두 개의 비아 홀(12a) 위에 하나로 형성되기도 하고, 좁은 트렌치 패턴(32b)에 대응하여 한 개의 비아 홀(12a) 위에 형성되기도 한다. 본 명세서에서는, 넓은 트렌치 패턴(32a)에 대응하는 두 개의 비아 홀(12a)의 가장 바깥쪽 측벽 사이의 거리(W3)와 좁은 트렌치 패턴(32b)에 대응하는 한 개의 비아 홀(12a)의 측벽 사이의 거리(W4)를 공히 비아 홀(12a)의 '최대 폭'이라 정의하여 사용하기로 한다.As illustrated in FIG. 2, the trench 12b may be formed as one on two via holes 12a corresponding to the wide trench patterns 32a and one via hole corresponding to the narrow trench patterns 32b. It may also be formed on 12a). In the present specification, the distance W3 between the outermost sidewalls of the two via holes 12a corresponding to the wide trench patterns 32a and the sidewalls of one via hole 12a corresponding to the narrow trench patterns 32b. The distance W4 between the two is defined as the 'maximum width' of the via hole 12a.
이하, 도 3a 내지 도 3h를 참조하면서 본 발명의 실시예에 따른 듀얼 다마신 공정을 이용한 금속 배선 형성 방법을 구체적으로 설명한다.Hereinafter, a metal wiring forming method using a dual damascene process according to an embodiment of the present invention will be described in detail with reference to FIGS. 3A to 3H.
먼저, 도 3a을 참조하면, 소정의 하부 구조(도시되지 않음) 위에 식각 정지층(11)을 증착한 후, 층간 절연막(12)과 하드 마스크층(13)을 순차적으로 증착한다. 식각 정지층(11)과 하드 마스크층(13)은 주로 실리콘 질화막이 사용되며, 층간 절연막(12)은 실리콘 산화막 또는 저유전율의 절연막이 사용된다.First, referring to FIG. 3A, after the etch stop layer 11 is deposited on a predetermined substructure (not shown), the interlayer insulating layer 12 and the hard mask layer 13 are sequentially deposited. As the etch stop layer 11 and the hard mask layer 13, a silicon nitride film is mainly used, and the interlayer insulating film 12 is a silicon oxide film or an insulating film of low dielectric constant.
이어서, 도 3b에 도시된 바와 같이 하드 마스크층(13) 위에 레지스트층을 도포하고 패터닝하여 비아 홀 레지스트 패턴(14)을 형성한 후, 비아 홀 레지스트 패턴(14)을 통하여 하드 마스크층(13)과 층간 절연막(12)을 선택적으로 식각하여 비아 홀(12a)을 형성한다.Subsequently, as shown in FIG. 3B, a resist layer is applied and patterned on the hard mask layer 13 to form a via hole resist pattern 14, and then the hard mask layer 13 is formed through the via hole resist pattern 14. And the interlayer insulating film 12 are selectively etched to form via holes 12a.
계속해서, 도 3c에 도시된 바와 같이 비아 홀 레지스트 패턴(14)을 제거한다.Subsequently, the via hole resist pattern 14 is removed as shown in FIG. 3C.
그리고 나서, 결과물 전면에 도 3d에 도시된 바와 같이 비아 충전물질(15)을도포한 후, 레지스트층을 다시 도포하고 패터닝하여 트렌치 레지스트 패턴(16)을 형성한다. 비아 충전물질(15)은 트렌치 포토리소그래피 공정시 평탄화를 이루고 기판 반사율을 줄이는 유기물질이 사용되며, 레지스트 물질이 비아 홀(12a) 내부로 들어가는 것을 방지한다. 트렌치 레지스트 패턴(16)은 도 2에 도시된 트렌치 패턴 마스크(30)를 사용하여 패터닝된 것이다.Then, after the via filling material 15 is applied to the entire surface of the resultant product as shown in FIG. 3D, the resist layer is applied again and patterned to form the trench resist pattern 16. The via filling material 15 is an organic material that is planarized in the trench photolithography process and reduces the substrate reflectivity, and prevents the resist material from entering the via hole 12a. The trench resist pattern 16 is patterned using the trench pattern mask 30 shown in FIG.
이후, 트렌치 레지스트 패턴(16)을 통하여 노출된 비아 충전물질(15)과 하드 마스크층(13)과 층간 절연막(12)을 차례대로 식각하여, 도 3e에 도시된 바와 같이 트렌치(12b)를 형성한다. 비아 충전물질은 비아 홀(12a)을 충전하는 부분(15a)과 트렌치 레지스트 패턴(16) 하부의 반사 방지막(15b) 부분만 남게 된다.Thereafter, the via filling material 15, the hard mask layer 13, and the interlayer insulating layer 12 exposed through the trench resist pattern 16 are sequentially etched to form the trench 12b as illustrated in FIG. 3E. do. The via filling material leaves only a portion 15a filling the via hole 12a and a portion of the anti-reflection film 15b under the trench resist pattern 16.
그 다음, 도 3f에 도시된 바와 같이, 트렌치 레지스트 패턴(16)과 남아 있는 비아 충전물질(15a, 15b)을 모두 제거하고 세정한 후, 비아 홀(12a) 바닥에 노출된 식각 정지층(11)을 식각하여 제거한다.Next, as shown in FIG. 3F, after the trench resist pattern 16 and the remaining via filling materials 15a and 15b are removed and cleaned, the etch stop layer 11 exposed at the bottom of the via hole 12a is removed. ) To remove it.
이어서, 도 3g에 도시된 바와 같이, 결과물의 표면을 따라 확산 방지막(17)을 증착한 후, 결과물 전면에 비아 홀(12a)과 트렌치(12b)를 채울 수 있을 만큼의 충분한 높이로 구리층(18)을 증착한다. 구리층(18)의 증착 공정은 예컨대 이온화된 물리적 기상 증착(ionized physical vapor deposition) 방법으로 구리 시드층(seed layer)을 증착한 후 전해도금 방법으로 비아 홀(12a)과 트렌치(12b)에 구리층(18)을 매립하는 단계로 진행된다. 또한, 구리층(18)의 증착 후 구리층(18) 결정립의 크기를 증가시키고 안정화시키기 위하여 열처리 공정을 진행할 수 있다.Subsequently, as shown in FIG. 3G, after the diffusion barrier layer 17 is deposited along the surface of the resultant material, the copper layer may be formed at a height sufficient to fill the via hole 12a and the trench 12b in front of the resultant product. 18) is deposited. The deposition process of the copper layer 18 is, for example, by depositing a copper seed layer by ionized physical vapor deposition and then electroplating the copper into the via hole 12a and the trench 12b. Proceed to embedding layer 18. In addition, after the deposition of the copper layer 18, a heat treatment process may be performed to increase and stabilize the size of the copper layer 18 grains.
이어서, 도 3h에 도시된 바와 같이, 화학적 기계적 연마(CMP) 공정으로 구리층을 평탄화시켜 비아 홀(12a) 및 트렌치(12) 내부에 구리 배선(18a)을 형성한다. 이후, 표면 세정 공정을 진행하여 화학적 기계적 연마 공정에 의하여 유발된 표면 결함 및 불순물 입자 등을 제거할 수 있다.Subsequently, as shown in FIG. 3H, the copper layer is planarized by a chemical mechanical polishing (CMP) process to form a copper wiring 18a in the via hole 12a and the trench 12. Thereafter, the surface cleaning process may be performed to remove surface defects and impurity particles caused by the chemical mechanical polishing process.
이상 설명한 바와 같이, 본 발명에 따른 듀얼 다마신 공정을 이용한 반도체 소자의 금속 배선 형성 방법은 비아 홀의 최대 폭보다 작거나 같도록 트렌치 패턴의 폭을 변경함으로써 비아 홀과 트렌치 사이에 오정렬이 발생하더라도 금속 배선간 간격을 설계 규정대로 확보할 수 있고 금속 배선간 브리지에 의한 소자 불량을 방지할 수 있다. 따라서, 본 발명에 따른 방법은 소자 특성을 향상시키고 수율을 향상시켜 생산성을 높일 수 있다.As described above, in the method of forming the metal wires of the semiconductor device using the dual damascene process according to the present invention, even when misalignment occurs between the via holes and the trench by changing the width of the trench pattern to be less than or equal to the maximum width of the via hole, Spacing between wirings can be secured according to design regulations, and device defects caused by bridges between metal wirings can be prevented. Thus, the method according to the present invention can improve device characteristics and improve yield to increase productivity.
본 명세서와 도면에는 본 발명의 바람직한 실시예에 대하여 개시하였으며, 비록 특정 용어들이 사용되었으나, 이는 단지 본 발명의 기술 내용을 쉽게 설명하고 발명의 이해를 돕기 위한 일반적인 의미에서 사용된 것이지, 본 발명의 범위를 한정하고자 하는 것은 아니다. 여기에 개시된 실시예 외에도 본 발명의 기술적 사상에 바탕을 둔 다른 변형예들이 실시 가능하다는 것은 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 자명한 것이다.In the present specification and drawings, preferred embodiments of the present invention have been disclosed, and although specific terms have been used, these are merely used in a general sense to easily explain the technical contents of the present invention and to help the understanding of the present invention. It is not intended to limit the scope. It is apparent to those skilled in the art that other modifications based on the technical idea of the present invention can be carried out in addition to the embodiments disclosed herein.
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