KR20030071189A - 에스램 제조방법 - Google Patents

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Abstract

본 발명은 셀 크기(Cell Size)의 증가없이 웰 저항을 감소시키기 위한 에스램 셀 제조방법을 개시한다. 개시된 본 발명의 에스램 제조방법은, P-웰을 구비한 반도체 기판에 액티브 영역을 한정하는 소자분리막들을 형성하는 단계; 상기 반도체 기판의 액티브 영역 상에 게이트를 형성하는 단계; 상기 게이트 양측의 액티브 영역에 n+ 소오스/드레인 마스크를 이용한 이온주입을 통해서 n+ 접합영역을 형성하는 단계; 상기 반도체 기판 상에 Vss 콘택 예정 영역들과 그 사이의 소자분리막을 노출시키는 Vss 마스크를 형성하는 단계; 상기 Vss 마스크를 이용한 이온주입을 수행하여 상기 n+ 접합영역의 일부에 상기 소자분리막과 접하도록 웰 픽-업용 p+ 영역을 형성하는 단계; 상기 단계까지의 결과물 상에 층간절연막을 형성하는 단계; 상기 층간절연막을 식각하여 n+ 접합영역과 p+ 영역을 동시에 노출시키는 Vss 콘택을 형성하는 단계; 및 상기 층간절연막 상에 상기 Vss 콘택을 통해 상기 n+ 접합영역 및 p+ 영역과 콘택하는 메탈 라인을 형성하는 단계를 포함하는 것을 특징으로 한다.

Description

에스램 제조방법{METHOD OF MANUFACTURING SRAM}
본 발명은 에스램(SRAM) 제조방법에 관한 것으로, 특히, 셀 크기(Cell Size)의 증가없이 웰 저항을 감소시키기 위한 에스램 제조방법에 관한 것이다.
주지된 바와 같이, 에스램(SRAM : Static Random Access Memory)은 빠른 스피드로 동작하며, 저전력을 요하고, 단순한 동작 방식으로 구동된다는 잇점이 있으며, 특히, 디램(DRAM : Dynamic Random Access Memory)과는 달리 저장된 정보를 주기적으로 리프레시(refresh)할 필요가 없다는 잇점이 있고, 그리고, 설계가 용이하다는 잇점이 있다.
이러한 에스램은 수 개의 에스램 셀들로 이루어지며, 각 에스램 셀은 2개의 풀-다운(pull-down) Tr과, 2개의 억세스(access) Tr 및 2개의 풀-업(pull-up) Tr로 구성된다. 또한, 상기 에스램 셀은 풀-업 Tr의 구성에 따라 완전 씨모스(CMOS)형과, 고부하저항(HLR: High Load Resistor)형 및 박막 트랜지스터(TFT : Thin Film Transistor)형으로 분류된다.
또한, 이와 같은 에스램은 안정적인 셀 동작을 위해, 즉, 접지전압(Vss)의 안정적인 레벨 유지를 위해 수 개의 웰 픽-업(Well pick-up)을 구비한다. 상기 웰 픽-업은 불순물 이온주입에 의해 형성되는 것으로, 통상 셀 크기에 해당하는 크기를 갖으며, 종래에는 상기 웰 픽-업을 몇 개의 셀들마다 하나씩 구비시키고 있다.
한편, 종래의 에스램 셀은 그 동작 특성상 읽기 구동 모드에서 워드라인이 열리는 순간 발생하는 억세스 Tr의 서브커런트(subcurrent)에 의해 웰 전위(well potential)의 증가가 유발된다. 특히, 웰 픽-업으로부터 멀리 떨어져 있는 셀의 경우에는 웰 저항이 높아서 상기 워드라인이 열리는 순간 발생하는 억세스 Tr의 서브커런트를 효과적으로 제거하지 못한다. 예컨데, 2세대 8M 에스램의 경우에는 웰-픽업이 2056개 셀의 양 끝단에만 삽입되므로, 가운데 부분에 배치되는 셀들에서의 웰 저항은 상대적으로 매우 높다.
하기의 표 1은 종래 기술에 따라 제조된 에스램별 웰 저항을 나타낸 것이다.
(표 1)
웰 픽-업 n-웰 p-웰
면적(square) R_eff(㏀) 면적(square) R_eff(㏀)
3세대 4M 슬로우 SRAM 2개/64컬럼 58 6.5 46 23.0
2개/128컬럼 116 13.1 93 46.5
2세대 8M 슬로우 SRAM 2개/2k 로우 2179 354.1 1718 859.0
3세대 8M 슬로우 SRAM 2개/64컬럼 68 11.1 36 18.0
1세대16M 슬로우 SRAM 2개/32컬럼 34 5.5 19 8.7
하기의 표 2 및 도 1은 상기 표 1에서의 1세대 16M 에스램을 기준으로 8개, 16개, 32개 및 64개의 셀마다 웰 픽-업을 삽입한 경우들에서의 각 웰 저항과, 웰 전위를 0.2V 상승시키는 전압(Vdd) 및 이때의 억세스 Tr의 서브커런트를 계산한 것이다.
(표 2)
N[컬럼] 8 16 32 64
P-웰 저항[㏀] 2.2 4.3 8.7 17.4
V-웰[V] 0.23
I-서브[㎂/셀] 74.89 20.80 5.51 1.42
Vdd 6.6 4.9 4.0 3.5
상기 표 2와 도 1에 있어서, 64개 셀마다 웰 픽-업이 삽입된 경우에는 웰 저항이 17.4㏀이고 3.5V에서 웰 전위가 0.2V 증가하는 반면, 8개의 셀마다 웰 픽-업이 삽입된 경우에는 웰 저항이 2.2㏀로 감소하고 6.6V가 되어야 웰 전위가 0.2V 증가한다.
결국, 상기 표 2 및 도 1을 참조할 때, 웰 픽-업이 많이 삽입되는 경우가 소자 관점에서는 유리함을 알 수 있다.
그러나, 전술한 바와 같이, 상기 웰 픽-업은 불순물 이온주입에 의해 형성된것으로서 그 면적이 단위 셀 크기에 해당하는 것과 관련하여 많은 수가 삽입되는 경우에는 그에 해당하는 만큼의 셀 크기 증가를 수반하기 때문에, 많은 수의 웰 픽-업을 구비시킨다는 것은 고집적화 및 소형화 추세에서 실질적으로 곤란하다.
따라서, 본 발명은 상기와 같은 문제점을 해결하기 위해 안출된 것으로, 셀 크기의 증가없이 웰 저항을 감소시키기 위한 에스램 제조방법을 제공함에 그 목적이 있다.
도 1은 종래의 에스램 셀을 설명하기 위한 도면.
도 2a 내지 도 2c는 본 발명의 실시예에 따른 에스램 제조방법을 설명하기 위한 공정별 단면도.
도 3은 본 발명의 다른 실시예를 설명하기 위한 도면.
* 도면의 주요 부분에 대한 부호의 설명 *
1 : 반도체 기판 2 : 소자분리막
3 : n+ 접합영역 4 : Vss 마스크
5 : P-웰 픽-업용 p+ 영역 6 : 층간절연막
7 : Vss 콘택 8 : Vcc 콘택
9 : N-웰 픽-업용 p+ 영역
상기와 같은 목적을 달성하기 위한 본 발명의 에스램 제조방법은, P-웰을 구비한 반도체 기판에 액티브 영역을 한정하는 소자분리막들을 형성하는 단계; 상기 반도체 기판의 액티브 영역 상에 게이트를 형성하는 단계; 상기 게이트 양측의 액티브 영역에 n+ 소오스/드레인 마스크를 이용한 이온주입을 통해서 n+ 접합영역을 형성하는 단계; 상기 반도체 기판 상에 Vss 콘택 예정 영역들과 그 사이의 소자분리막을 노출시키는 Vss 마스크를 형성하는 단계; 상기 Vss 마스크를 이용한 이온주입을 수행하여 상기 n+ 접합영역의 일부에 상기 소자분리막과 접하도록 웰 픽-업용 p+ 영역을 형성하는 단계; 상기 단계까지의 결과물 상에 층간절연막을 형성하는 단계; 상기 층간절연막을 식각하여 n+ 접합영역과 p+ 영역을 동시에 노출시키는 Vss 콘택을 형성하는 단계; 및 상기 층간절연막 상에 상기 Vss 콘택을 통해 상기 n+ 접합영역 및 p+ 영역과 콘택하는 메탈 라인을 형성하는 단계를 포함하는 것을 특징으로 한다.
본 발명에 따르면, 웰 픽-업용 p+ 영역을 Vss 콘택 형성시에 카운터 도핑을통해서 n+ 접합영역의 일부에 형성하는 바, 웰 픽-업 형성을 위한 별도의 공간이 필요치 않으며, 그래서, 셀 크기의 증가없이도 많은 수의 웰 픽-업을 삽입시킬 수 있다.
(실시예)
이하, 첨부된 도면을 참조하여 본 발명의 실시예를 보다 상세하게 설명하도록 한다.
도 2a 내지 도 2c는 본 발명의 실시예에 따른 에스램 제조방법을 설명하기 위한 공정별 단면도로서, 이를 설명하면 다음과 같다.
도 2a를 참조하면, P-웰을 구비한 반도체 기판(1)을 마련한 상태에서, 공지의 STI(Shallow Trench Isolation) 공정에 따라 상기 기판(1)의 적소에 액티브 영역을 한정하는 소자분리막들(2)을 형성한다. 그런다음, 상기 소자분리막들(2)에 의해 한정된 반도체 기판(1)의 액티브 영역 상에 공지의 공정으로 게이트(도시안됨)를 형성하고, 이어서, n+ 소오스/드레인 마스크를 이용한 불순물 이온주입 공정을 수행하여 상기 게이트 양측의 액티브 영역에 n+ 접합영역(3)을 형성한다.
그 다음, 상기 결과물에 대해 p+ 소오스/드레인 마스크를 이용한 불순물 이온주입 공정을 수행한다. 이때, 상기 p+ 소오스/드레인 마스크는 p+ 접합 예정 영역을 노출시킴과 동시에 Vss 콘택 영역 사이의 소자분리막(2)을 동시에 오픈시키도록 형성함으로써, 상기 이온주입에 의해 P-모스에서의 p+ 접합영역(도시안됨)을 형성하면서 Vss 콘택 부위, 즉, n+ 접합영역(3)의 일부에 소자분리막(2)과 접하도록 P-웰 픽-업용 p+ 영역(5)을 형성한다. 도면부호 4는 상기 p+ 소오스/드레인 마스크의 일부분, 즉, Vss 마스크를 나타낸다.
도 2b를 참조하면, 상기 Vss 마스크를 제거한 상태에서 상기 단계까지의 결과물 상에 두껍게 층간절연막(6)을 증착하고, 에치-백(Etch-back) 또는 화학적기계연마(Chemical Mechanical Polishing) 공정을 통해 그 표면을 평탄화시킨다.
도 2c를 참조하면, 상기 층간절연막(6)에 대해 메탈 콘택 마스크(도시안됨)를 이용한 식각을 수행하여 상기 n+ 접합영역(2)은 물론 P-웰 픽-업용 p+ 영역(5)을 동시에 노출시키는 콘택홀, 즉, Vss 콘택(7)을 형성한다.
이후, 도시하지는 않았으나, 상기 Vss 콘택(7)을 매립시키는 메탈 증착 공정을 포함한 공지의 후속 공정들을 진행하여 본 발명에 따른 에스램을 완성한다.
상기와 같은 공정을 통해 제조된 본 발명의 에스램은 Vss 라인이 메탈 라인으로 연결되어 있기 때문에 p-웰 역기 같은 전위로 묶여 셀 어레이 내에서 위치와 관계없이 균일하고 낮은 웰 저항을 유지할 수 있게 된다.
특히, 본 발명에서의 웰 픽-업용 p+ 영역(5)은 별도의 공간에 별도의 공정을 통해 형성하는 것이 아니라, Vss 콘택 형성시 N-모스의 n+ 접합영역(3) 일부에 카운터 도핑(counter doping)을 통해 동시에 형성하기 때문에 셀 크기의 증가없이도 수 개의 웰 픽-업을 삽입시킬 수 있으며, 따라서, 셀 크기의 증가를 초래하지 않으면서도 많은 수의 웰 픽-업을 삽입시킬 수 있어서 에스램 셀 구동 신뢰성을 확보할 수 있다.
한편, 상기한 실시예에서는 P-모스에서의 웰 픽-업용 p+ 영역 형성에 대해 도시하고 설명하였지만, N-웰과 Vcc도 같은 전위를 갖는 바, 도 3에 도시된 바와같이, 전술한 Vss 콘택과 마찬가지로 보더리스 콘택(Boderless Contact) 방식으로 접합(도시안됨)과 소자분리막(2)에 걸치게 p+ 소오스/드레인 마스크(4)를 형성한 후에 카운터 도핑을 행함으로써, Vcc 콘택(8)과 N-웰 픽-업용 p+ 영역(9)을 동시에 형성하여 N-모스에서의 N-웰 저항을 감소시킨다.
이상에서와 같이, 본 발명은 셀 Vss 콘택 형성시 웰 픽-업을 동시에 형성함으로써, 셀 크기의 증가없이 많은 수의 웰 픽-업을 삽입시킬 수 있으며, 따라서, 웰 저항의 감소와 균일성을 증가시킬 수 있어서 에스램의 구동 특성을 확보할 수 있다. 또한, 본 발명은 웰 픽-업 형성을 위한 별도의 공간이 필요치 않는 바, 셀 크기를 더욱 줄일 수 있으며, 따라서, 집적도의 향상도 얻을 수 있다.
기타, 본 발명은 그 요지를 일탈하지 않는 범위에서 다양하게 변경하여 실시할 수 있다.

Claims (1)

  1. P-웰을 구비한 반도체 기판에 액티브 영역을 한정하는 소자분리막들을 형성하는 단계;
    상기 반도체 기판의 액티브 영역 상에 게이트를 형성하는 단계;
    상기 게이트 양측의 액티브 영역에 n+ 소오스/드레인 마스크를 이용한 이온주입을 통해서 n+ 접합영역을 형성하는 단계;
    상기 반도체 기판 상에 Vss 콘택 예정 영역들과 그 사이의 소자분리막을 노출시키는 Vss 마스크를 형성하는 단계;
    상기 Vss 마스크를 이용한 이온주입을 수행하여 상기 n+ 접합영역의 일부에 상기 소자분리막과 접하도록 웰 픽-업용 p+ 영역을 형성하는 단계;
    상기 단계까지의 결과물 상에 층간절연막을 형성하는 단계;
    상기 층간절연막을 식각하여 n+ 접합영역과 p+ 영역을 동시에 노출시키는 Vss 콘택을 형성하는 단계; 및
    상기 층간절연막 상에 상기 Vss 콘택을 통해 상기 n+ 접합영역 및 p+ 영역과 콘택하는 메탈 라인을 형성하는 단계를 포함하는 것을 특징으로 하는 에스램 제조방법.
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* Cited by examiner, † Cited by third party
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