KR20030063878A - ceramic wafer for preparatory doposition - Google Patents
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Abstract
Description
본 발명은 세라믹 재질의 웨이퍼(wafer)에 관한 것으로, 좀 더 자세하게는 플라즈마를 사용하는 반도체 제조공정에 있어서 챔버의 세정 공정 후 실리콘 웨이퍼를 대신하여 전 증착(preparatory deposition)용으로 사용되는 세라믹 웨이퍼에 관한 것이다.BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a ceramic wafer, and more particularly, to a ceramic wafer used for preparatory deposition in place of a silicon wafer after a chamber cleaning process in a semiconductor manufacturing process using plasma. It is about.
근래에 들어 과학이 발달함에 따라 새로운 물질의 개발 및 처리를 가능하게 하는 신소재 분야가 급속도로 발전하였고, 이러한 신소재 분야의 개발 성과물은 반도체 산업의 비약적인 발전 원동력이 되고 있다.In recent years, with the development of science, the field of new materials, which enables the development and processing of new materials, has been rapidly developed, and the development results of these materials are driving the development of the semiconductor industry.
반도체 소자란, 기판인 웨이퍼(wafer) 상면에 수 차례에 걸친 박막의 증착 및 이의 패터닝(patterning) 등의 처리공정을 통해 구현되는 고밀도 집적회로(LSI: Large Scale Integration)로서, 특히 최근에 들어 이러한 반도체 소자의 미세화 및 대면적화가 강하게 요구됨에 따라 반도체 제조공정에 플라즈마를 이용하는 방법이 개발되어 활발하게 사용되고 있다.A semiconductor device is a large scale integration (LSI), which is realized through a process such as deposition of a thin film on the upper surface of a wafer, which is a substrate, and patterning thereof, particularly in recent years. As the miniaturization and large area of semiconductor devices are strongly demanded, methods for using plasma in semiconductor manufacturing processes have been developed and actively used.
이때 반도체 제조공정에 사용되는 플라즈마를 발생하는 방법으로는 상대적으로 낮은 동작압력을 가지고 장치적 구조에 제약이 작으며, 높은 밀도의 플라즈마 생성이 가능한 잇점을 가지는 유도결합 플라즈마 발생방법이 기존의 용량결합 플라즈마 발생방법을 대체하고 있는 바, 이는 고주파 전압을 공급하는 알에프(RF : Radio frequency) 전원을 사용하여 기체물질 내로 시간에 따라 변화하는 전기장을 생성하고, 이를 통해 기체분자를 해리하여 플라즈마를 생성, 유지하는 것이다.At this time, the plasma generation method used in the semiconductor manufacturing process has a relatively low operating pressure, a small constraint on the structure of the device, and an inductively coupled plasma generation method which has the advantage of generating a high density plasma. It replaces the plasma generation method, which uses an RF (Radio frequency) power supply that supplies a high frequency voltage to generate an electric field that changes with time into the gaseous material, thereby dissociating the gas molecules to generate a plasma, To keep.
이러한 유도결합 플라즈마 발생방법은 특히 플라즈마를 직접 공정에 사용할 수 있는 장점을 가지고 있는데, 도 1은 이러한 유도결합 플라즈마 발생방법으로 발생된 플라즈마를 사용하여 반도체 소자를 제조하는 챔버(chamber)형 프로세스 모듈(process module)(10)의 개략 구조도이다.The inductively coupled plasma generation method has an advantage in that the plasma can be used in a direct process, and FIG. 1 shows a chamber type process module for manufacturing a semiconductor device using plasma generated by the inductively coupled plasma generation method. A schematic structural diagram of a process module 10 is shown.
이는 처리 대상물인 웨이퍼(1)가 장착되어 이를 직접 가공 처리하는 밀폐된 반응 용기인 챔버(20)와, 상기 챔버(20) 내로 공급되는 소스 및 반응 물질 등의 필요 기체물질을 저장하는 저장장치(40)를 포함하고 있는 바, 특히 챔버(20)는 전술한 저장장치(40)로부터 필요물질이 공급될 수 있도록 이와 연결되는 유입관(22)과, 그 내부의 기체를 배출함으로써 압력을 제어할 수 있도록 하는 배출관(24)을 가지고 있으며, 그 내부는 종단하는 절연판(26)에 의하여 상단의 제 1 영역(28a)과 하단의 제 2 영역(28b)으로 구분되어 있다.This includes a chamber 20 which is a sealed reaction container equipped with a wafer 1 as a processing target and directly processes the wafer 1, and a storage device for storing necessary gaseous materials such as a source and a reactant supplied into the chamber 20 ( In particular, the chamber 20, in particular, the chamber 20 can control the pressure by discharging the gas inside the inlet pipe 22 connected thereto so that the required material can be supplied from the storage device 40 described above. It has a discharge pipe 24 to enable, the inside is divided into a first region 28a at the top and a second region 28b at the bottom by the insulating plate 26 terminating.
이중 제 2 영역(28b)에는 처리대상물인 웨이퍼(1)를 파지하는 척(30)등이 설치되어 이의 상면에 웨이퍼(1)가 안착되도록 하며, 제 1 영역(28a)에는 플라즈마를 발생할 수 있는 플라즈마 발생소스(50)의 일부 또는 전부가 실장되는데, 이러한 플라즈마 발생소스(50)는 각각 고 주파수 알에프 전력을 공급하는 제 1 알에프 전원(56)과, 상기 제 1 알에프 전원(56)을 통하여 인가된 전류의 임피던스를 적절하게 매칭하는 제 1 매칭장치(54) 및 이러한 전류를 통해 전자기장을 발생시키는 안테나(52)를 포함하고 있다.The second region 28b is provided with a chuck 30 or the like for holding the wafer 1 to be processed to allow the wafer 1 to be seated on an upper surface thereof, and to generate plasma in the first region 28a. Some or all of the plasma generating source 50 is mounted, and the plasma generating source 50 is applied through a first RF power supply 56 and a first RF power supply 56 respectively supplying high frequency RF power. And a first matching device 54 that suitably matches the impedance of the current current and an antenna 52 that generates an electromagnetic field through this current.
이때 안테나라 함은 무선통신 등에 있어서 신호의 발신 및 수신의 기능을 담당하는 협의(俠義)의 의미가 아닌, 전력을 공간으로 방출할 수 있는 기능을 포함하는 광의(廣義)의 의미로 사용된 것임을 밝혀 둔다.In this case, the antenna is used in the sense of a broad meaning including a function of releasing power into the space, rather than a consultation in charge of transmitting and receiving signals in wireless communication. Reveal
또한 전술한 바와 같이 챔버(20)의 제 2 영역(28b)에서 그 상면에 웨이퍼(1)가 안착되는 척(30)의 내부에도 플라즈마 이온의 임팩트(impact) 에너지를 조절하는 바이어스(bias) 소스(70)가 실장되는데, 이러한 바이어스 소스(70) 또한 고주파 알에프 전원을 공급하는 제 2 알에프(76) 전원과, 이러한 제 2 알에프 전원의 임피던스를 정합하는 제 2 매칭장치(74) 및 바이어스 전극(72)을 포함하고 있다.In addition, as described above, in the second region 28b of the chamber 20, a bias source for controlling the impact energy of plasma ions is also provided inside the chuck 30 on which the wafer 1 is placed. A 70 is mounted. The bias source 70 also includes a second RF 76 power supply for supplying a high frequency RF power supply, and a second matching device 74 and a bias electrode for matching impedance of the second RF power supply. 72).
따라서 최초 챔버(20)의 내부로 웨이퍼(1)가 인입되어 척(30)의 상면에 안착되어 밀폐되면 이어 플라즈마 발생소스(50)가 구동하여 챔버(20)의 제 2 영역(28b)으로 시간에 따라 변화하는 전자기장을 형성하게 되는데, 이때 유입관(22)을 통해 공급되는 소스 및 반응물질은 플라즈마로 여기된다. 또한 이와 동시에 척(30)의 내부에 실장되는 바이어스 소스(70)가 구동하여 플라즈마 이온을 웨이퍼(1) 방향으로 가속시킴으로써, 상기 웨이퍼(1)의 상면에 박막을 증착하거나 또는 기 증착된 박막을 식각하게 되는 것이다.Accordingly, when the wafer 1 is introduced into the first chamber 20 and seated on the upper surface of the chuck 30 and then sealed, the plasma generation source 50 is driven to time the second region 28b of the chamber 20. To form an electromagnetic field that changes according to, wherein the source and the reactant supplied through the inlet pipe 22 is excited to the plasma. At the same time, a bias source 70 mounted inside the chuck 30 is driven to accelerate plasma ions toward the wafer 1, thereby depositing a thin film on the upper surface of the wafer 1 or depositing a thin film. It will be etched.
한편 이와 같이 플라즈마를 사용하여 웨이퍼를 처리하는 일반적인 플라즈마 처리 챔버형 프로세스 모듈에 있어서, 챔버(20)의 내부에서 진행되는 화학반응은 웨이퍼(1)의 표면에서만 한정되는 것이 아니므로 박막 증착의 경우에 챔버(20) 내부 전면적에 걸쳐 발생된 기체물질의 화학반응생성물은 챔버(20)의 내면 및 척(30)등에 융착되는 현상이 발생하게 된다.On the other hand, in the plasma processing chamber type process module which processes the wafer using plasma as described above, since the chemical reaction proceeding inside the chamber 20 is not limited only to the surface of the wafer 1, The chemical reaction product of the gaseous substance generated over the entire inner surface of the chamber 20 is fused to the inner surface of the chamber 20 and the chuck 30.
또한 기 증착된 박막을 식각하는 경우에 있어서도 식각 잔류물은 폴리머(polymer) 등의 형태로 챔버(20) 내에 잔류하게 되고, 이들은 공정진행 중에 파쇄되어 분진(particle)의 형태로 챔버(20) 내부를 오염시키게 되는데, 일반적으로 반도체 제조공정은 매우 높은 청정도가 요구되는 바, 이러한 불순물은 반도체 소자의 신뢰성을 저하시키는 치명적인 요소로 작용하게 되므로 수 내지 수백 매의 웨이퍼 처리공정이 진행된 챔버(20)는 주기적으로 세정작업을 거쳐야 한다.In the case of etching the pre-deposited thin film, the etching residue remains in the chamber 20 in the form of a polymer and the like, and they are crushed during the process to form dust inside the chamber 20 in the form of particles. In general, a semiconductor manufacturing process requires very high cleanliness. Since such impurities act as a lethal factor for deteriorating the reliability of the semiconductor device, the chamber 20 in which several to several hundred wafer processing processes are performed is performed. Periodic cleaning should be done.
또한 이러한 세정작업을 마친 챔버는 이후 진행되는 반도체 제조공정에 적합하게 각종 요소가 새로이 조절되어야 하는데, 특히 플라즈마를 사용하는 플라즈마처리 챔버형 프로세스 모듈의 경우에 플라즈마 발생소스(50)에 포함되는 제 1 매칭장치(54)와, 바이어스 소스(70)에 포함되는 제 2 매칭장치(74)의 임피던스 정합범위를 조절하는 것이 필수적이다.In addition, various cleaning elements must be newly adjusted to suit the semiconductor manufacturing process, which is performed after the cleaning operation. In particular, in the case of a plasma processing chamber type process module using plasma, the first chamber included in the plasma generating source 50 may be used. It is essential to adjust the impedance matching range of the matching device 54 and the second matching device 74 included in the bias source 70.
이에 제 1 및 제 2 매칭장치(54, 74)의 임피던스를 정합범위를 결정하기 위하여, 예비적인 증착 단계인 전 증착(preparatory deposition)작업이 후속되는데, 통상 이러한 전 증착 공정에서는 반도체 소자의 기판인 실리콘(SiO2) 재질의 웨이퍼를 대신하여 세라믹으로 제조된 전 증착용 웨이퍼가 사용되는 것이 일반적이다.In order to determine the matching range of the impedances of the first and second matching devices 54 and 74, a preparatory deposition operation, which is a preliminary deposition step, is followed. It is common to use a pre-deposition wafer made of ceramic instead of a silicon (SiO 2 ) wafer.
도 2 는 전술한 일반적인 전 증착용 세라믹 웨이퍼(1)의 평면도를 도시한 것으로, 이는 외관상 실리콘 재질의 웨이퍼와 별반 다르지 않은 것처럼 보일지 모르나 재질 및 두께가 상이하여 전기적 특성이 매우 다르다.FIG. 2 shows a plan view of the above-mentioned general pre-deposition ceramic wafer 1, which may appear to be no different from a silicon wafer in appearance, but differs in material and thickness so that electrical characteristics are very different.
즉, 일반적인 실리콘 웨이퍼가 가지는 고유 유전율이 11.3 인 것과 비교하여 전 증착용 세라믹 재질의 웨이퍼(1)가 가지는 유전율은 9.8 내지 9.9 정도로서, 그 두께가 1.3 밀리미터(mm) 정도인 세라믹 웨이퍼의 정전용량은 0.74 밀리미터(mm)의 실리콘 웨이퍼의 정전용량에 1/2 정도가 된다.That is, the dielectric constant of the wafer 1 of the pre-deposited ceramic material is about 9.8 to 9.9, and the capacitance of the ceramic wafer having a thickness of about 1.3 millimeters (mm) is higher than that of the general silicon wafer having a specific dielectric constant of 11.3. The capacitance of a silicon wafer of 0.74 millimeters (mm) is about 1/2.
따라서 이러한 전 증착용 세라믹 웨이퍼를 사용한 전 증착 공정에서는 통상 바이어스 소스(70)를 구동시키지 않는 것이 일반적인데, 만일 플라즈마 발생소스(50) 및 바이어스 소스(70)가 모두 구동될 경우에 전 증착용 세라믹 웨이퍼는 열 충격에 의하여 파손되는 경우가 빈번하게 발생되기 때문이다.Therefore, in the pre-deposition process using the pre-deposition ceramic wafer, it is common not to drive the bias source 70. If the plasma generation source 50 and the bias source 70 are both driven, the pre-deposition ceramic This is because the wafer is frequently broken by heat shock.
이에 바이어스 소스(70)에 포함되는 제 2 임피던스 정합장치(74)는 이러한전 증착 공정에서 정확한 임피던스 정합범위의 조절이 어렵게 되는데, 이에 고가의 소자인 자동 매칭장치를 사용하여 해결할 수도 있지만 이러한 자동매칭소자는 매우 고가의 장치로 알려져 있는 바, 상용화되기에는 많은 한계를 가지고 있는 실정이다.Therefore, the second impedance matching device 74 included in the bias source 70 becomes difficult to control the accurate impedance matching range in this pre-deposition process. However, this automatic matching may be solved by using an automatic matching device, which is an expensive device. Since the device is known as a very expensive device, there are many limitations to commercialization.
본 발명은 상기와 같은 문제점을 해결하기 위하여 안출한 것으로, 플라즈마 처리 챔버의 세정공정 이후 후속되는 전 증착 공정에 있어서, 바이어스 소스에 포함되는 제 2 임피던스의 매칭을 가능하게 하는, 보다 개선된 전처리용 세라믹 웨이퍼를 제공하는 것을 목적으로 한다.The present invention has been made to solve the above problems, and in the pre-deposition process subsequent to the cleaning process of the plasma processing chamber, it is possible to match the second impedance included in the bias source for improved pre-treatment It is an object to provide a ceramic wafer.
도 1은 일반적인 플라즈마 처리 챔버형 프로세스 모듈의 개략구조도1 is a schematic structural diagram of a typical plasma processing chamber type process module
도 2는 일반적인 전 증착용 세라믹 웨이퍼의 평면도2 is a plan view of a typical pre-deposition ceramic wafer
도 3는 본 발명에 따른 전 증착용 세라믹 웨이퍼의 평면도3 is a plan view of a ceramic wafer for pre-deposition according to the invention
도 4는 본 발명에 따른 전 증착용 세라믹 웨이퍼의 단면도4 is a cross-sectional view of a pre-deposited ceramic wafer according to the present invention.
<도면의 주요부분에 대한 부호의 설명><Description of the symbols for the main parts of the drawings>
180 : 세라믹 웨이퍼180a : 요철180: ceramic wafer 180a: irregularities
본 발명은 상기와 같은 목적을 달성하기 위하여, 전 증착(preparatory deposition)용으로 사용되는 세라믹 웨이퍼로서, 상기 세라믹 웨이퍼의 상면에는 표면적의 확대를 위한 다수의 요철형상이 부여된 세라믹 웨이퍼를 제공한다. 이때 상기 다수의 요철형상은 상기 세라믹 웨이퍼의 중심으로부터 가장자리로 갈수록 직경이 커지는 다수의 동심원 형상인 것을 특징으로 하는 바, 이하 본 발명에 대한 올바른 실시예를 첨부된 도면을 참조하여 상세하게 설명한다.In order to achieve the above object, the present invention provides a ceramic wafer, which is used for preparatory deposition, to which a top surface of the ceramic wafer is provided with a plurality of irregularities for increasing the surface area. At this time, the plurality of concave-convex shape is characterized in that the plurality of concentric circles, the diameter of the larger toward the edge from the center of the ceramic wafer, bar will be described in detail with reference to the accompanying drawings, the preferred embodiment of the present invention.
도 3은 본 발명에 따른 전 증착용 세라믹 웨이퍼(180)의 평면도이고, 도 4는 도 3의 IV-IV 선을 따라 절단한 단면을 도시한 단면도로서, 본 발명에 따른 전 증착용 세라믹 웨이퍼(180)는 그 상면에 다수의 요철(180a)이 부여된 것을 특징으로 한다.3 is a plan view of the pre-deposited ceramic wafer 180 according to the present invention, Figure 4 is a cross-sectional view showing a cross section taken along the line IV-IV of Figure 3, the pre-deposited ceramic wafer ( 180 is characterized in that a plurality of irregularities (180a) is provided on the upper surface.
이때 이러한 다수의 요철(180a)의 목적은 전 증착용 세라믹 웨이퍼(180)의 표면적을 확대하기 위한 것으로, 바람직하게는 세라믹 웨이퍼(180)의 중심으로부터 가장자리로 갈수록 직경이 커지는 다수의 동심원 형상으로 이루어지는 것이 유리하다.At this time, the purpose of the plurality of concave-convex (180a) is to enlarge the surface area of the pre-deposited ceramic wafer 180, preferably made of a plurality of concentric circles, the diameter increases from the center to the edge of the ceramic wafer 180 It is advantageous.
이와 같이 다수의 요철(180a)을 전 증착용 세라믹 웨이퍼에 부여하는 이유는 전술한 바와 같이 웨이퍼의 표면적을 확대하여 정전용량을 늘리고자 함인데, 일반적으로 정전용량은 각 물질이 가지는 고유한 값인 유전율에 그 물질의 두께(D)에 대한 면적(S)의 비를 곱하여 구하게 된다.As described above, the reason why the plurality of unevennesses 180a are applied to the pre-deposited ceramic wafer is to increase the surface area of the wafer to increase the capacitance. In general, the capacitance is a dielectric constant which is a unique value of each material. Is multiplied by the ratio of the area S to the thickness D of the material.
즉, 정전용량(C)= ε(S/D) 와 같은데 이때 ε은 물질의 고유유전율을, S는 해당물질의 면적을, D는 그 두께를 각각 나타내고 있다.That is, capacitance C = ε (S / D), where ε is the dielectric constant of the material, S is the area of the material, and D is its thickness.
따라서 면적이 커질 경우에 정전용량이 이에 비례하여 증가함을 알 수 있고, 이에 본 발명은 전 증착용 세라믹 웨이퍼(180)의 표면에 다수의 요철(180a)을 부여함으로써 정전용량을 늘리고, 궁극적으로는 전 증착 공정에 있어서 플라즈마 발생소스와 바이어스 소스를 모두 구동하여도 열 충격에 의하여 파손되지 않는 전 증착용 세라믹 웨이퍼를 구현하고자 하는 것이다.Therefore, it can be seen that the capacitance increases proportionally when the area is increased. Accordingly, the present invention increases the capacitance by providing a plurality of irregularities 180a on the surface of the pre-deposited ceramic wafer 180, and ultimately, In the pre-deposition process, even if both the plasma generation source and the bias source are driven to implement a pre-deposited ceramic wafer that is not damaged by heat shock.
따라서 일반적인 반도체 제조공정에서 기판으로 사용되는 실리콘 웨이퍼의 두께는 0.74mm 정도이고, 이를 구성하는 SiO2의 유전율은 11.3 정도 인 바, 전 증착용 세라믹 웨이퍼의 두께를 1.3 정도로 하고, 이의 표면에 폭 1 mm, 이웃하는 요철과의 간격을 1mm 정도로 하는 다수의 요철(180a)이 부여될 경우에 유전율이 9.8 내지 9.8 에 해당하는 전 증착용 세라믹 웨이퍼는 전술한 일반적인 실리콘 웨이퍼와 거의 유사한 수준의 정전용량을 가지게 되는 것이다.Therefore, the thickness of a silicon wafer used as a substrate in a general semiconductor manufacturing process is about 0.74mm, and the dielectric constant of SiO 2 constituting the same is about 11.3. The thickness of the ceramic wafer for deposition is about 1.3, and a width of 1 In the case where a plurality of irregularities 180a having a thickness of 1 mm and a neighboring irregularity are given to each other, the pre-deposited ceramic wafer having a dielectric constant of 9.8 to 9.8 has a capacitance almost similar to that of the general silicon wafer described above. To have.
이에 이러한 본 발명에 따른 전 증착용 세라믹 웨이퍼(180)를 사용하여 전 증착 공정을 진행하게 되면, 플라즈마 발생소스 및 바이어스 소스를 모두 구동하여도 무리없이 전 증착 공정이 진행 가능하게 되고, 이에 후속되는 반도체 제조공정의 신뢰성을 부여할 수 있다.Therefore, when the pre-deposition process is performed using the pre-deposition ceramic wafer 180 according to the present invention, the pre-deposition process can be performed without difficulty even if both the plasma generation source and the bias source are driven. The reliability of a semiconductor manufacturing process can be provided.
또한 이러한 전 증착용 세라믹 웨이퍼의 상면에 부여되는 요철(180a)의 형상 및 수는 자유로이 조절하는 것이 가능한 바, 목적에 따라 적절한 요철을 부여할 수 있음은 당업자에게는 자명한 사실일 것이다.In addition, since the shape and number of the unevenness 180a provided on the upper surface of the pre-deposited ceramic wafer can be freely adjusted, it will be apparent to those skilled in the art that appropriate unevenness can be provided according to the purpose.
본 발명은 전 증착용 세라믹 웨이퍼의 상면에 표면적을 확대하는 다수의 요철을 부여함으로서, 보다 신뢰성 있는 전 증착 공정을 가능하게 하는 잇점을 가지고 있다.The present invention has the advantage of enabling a more reliable predeposition process by imparting a large number of unevennesses to enlarge the surface area of the top surface of the predeposition ceramic wafer.
따라서 챔버의 세정공정 후 후속되는 전 증착 공정을 통해 반도체 제조용 챔버에 포함되는 플라즈마 발생소스 및 바이어스 소스를 비롯한 모든 요소의 셋팅(setting)이 가능하며, 이를 통해 보다 신뢰성 있는 반도체 소자의 개발이 가능하게 되는 것이다.Therefore, all the elements including the plasma generation source and the bias source included in the semiconductor manufacturing chamber can be set through the subsequent deposition process after the chamber cleaning process, thereby enabling the development of more reliable semiconductor devices. Will be.
또한 목적에 따라 이러한 요철의 형상 및 수는 자유로이 조절될 수 있으므로 이의 활용범위가 매우 넓은 장점 또한 가지고 있다.In addition, since the shape and number of the unevenness can be freely adjusted according to the purpose, the scope of use thereof also has a very wide advantage.
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A201 | Request for examination | ||
| E902 | Notification of reason for refusal | ||
| AMND | Amendment | ||
| E601 | Decision to refuse application | ||
| J201 | Request for trial against refusal decision | ||
| AMND | Amendment | ||
| B701 | Decision to grant | ||
| GRNT | Written decision to grant | ||
| FPAY | Annual fee payment |
Payment date: 20111216 Year of fee payment: 8 |
|
| FPAY | Annual fee payment |
Payment date: 20130111 Year of fee payment: 9 |
|
| LAPS | Lapse due to unpaid annual fee |