KR20030060144A - Trench isolation method - Google Patents

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Abstract

PURPOSE: A trench isolation method is provided to be capable of preventing the recess of an isolation layer and a liner by forming a capping insulating layer on the isolation layer and the liner and reducing the aspect ratio of a trench by removing a hard mask layer before forming the isolation layer. CONSTITUTION: After sequentially depositing a buffer insulating layer(102) and a hard mask layer on a semiconductor substrate(101), the predetermined portion of the semiconductor substrate is exposed by selectively patterning the resultant structure. A trench(107) is formed by selectively etching the exposed portion of the semiconductor substrate. After removing the hard mask layer, a conformal liner layer is formed on the entire surface of the resultant structure. An isolation layer(106a) is formed in the trench. After depositing a capping insulating layer on the resultant structure, a capping insulating pattern(108a) and a liner(105a) are formed by selectively etching the capping insulating layer and the conformal liner layer.

Description

트렌치 소자 분리 방법{Trench isolation method}Trench isolation method

본 발명은 트렌치 소자 분리 방법에 관한 것으로 특히 캐핑절연막 패턴을 사용하는 트렌치 소자 분리 방법에 관한 것이다.The present invention relates to a trench isolation method, and more particularly to a trench isolation method using a capping insulating film pattern.

반도체 소자의 집적도가 증가함에 따라 현재 널리 사용되고 있는 반도체 소자간의 분리 방법은 트렌치 소자 분리 방법을 사용하고 있다.As the degree of integration of semiconductor devices increases, a trench device isolation method is used as a separation method between semiconductor devices that is currently widely used.

도 1 내지 도 3은 종래의 트렌치 소자 분리 방법을 설명하기 위한 단면도들이다.1 to 3 are cross-sectional views illustrating a conventional trench device isolation method.

도 1을 참조하면, 반도체 기판(1)에 버퍼 절연막(2)과 하드마스크막(3)을 차례로 적층하고, 상기 버퍼 절연막(3)과 상기 하드마스크막(3)을 차례로 패터닝하여 상기 반도체 기판의 소정영역을 노출시킨다. 상기 노출된 반도체 기판을 선택적으로 식각하여 활성영역을 한정하는 트렌치(7)를 형성 시킨다. 상기 반도체 기판(1)을 선택적으로 식각공정할때 상기 트렌치(7)의 측면과 바닥의 실리콘 기판의 격자들이 손상을 입게 되는데 상기 손상된 격자들을 치유하기 위해 상기 트렌치 내부에 트렌치 열산화막(4)을 형성 시킨다. 상기 트렌치(7)에 채워질 소자 분리 절연막(6)과 상기 반도체 기판(1)과의 열팽창 계수 차이로 인한 장력 스트레스를 방지하기 위해서 라이너막(5)을 증착하고, 상기 소자 분리 절연막(6)을 증착한다.Referring to FIG. 1, a buffer insulating film 2 and a hard mask film 3 are sequentially stacked on a semiconductor substrate 1, and the buffer insulating film 3 and the hard mask film 3 are sequentially patterned to form the semiconductor substrate. Expose a predetermined region of. The exposed semiconductor substrate is selectively etched to form a trench 7 defining an active region. When the semiconductor substrate 1 is selectively etched, the lattice of the silicon substrate on the side and the bottom of the trench 7 is damaged. A trench thermal oxide film 4 is formed inside the trench to heal the damaged lattice. To form. In order to prevent tension stress due to a difference in thermal expansion coefficient between the device isolation insulating film 6 and the semiconductor substrate 1 to be filled in the trench 7, a liner film 5 is deposited, and the device isolation insulating film 6 is deposited. Deposit.

도 2를 참조하면, 상기 라이너막(5)을 스탑퍼(stopper)로 사용하여 상기 소자분리 절연막을 평탄화 시킨다. 상기 라이너막(5)과 상기하드마스크막(3) 및 상기 버퍼 절연막(2)을 차례로 습식식각으로 제거하여 소자 분리막(6a)과 라이너(5a)가 형성된다. 이때 상기 습식식각들에 의해 상기 소자 분리막(6a) 에지(edge)와 라이너(5a)에 덴트(dent)(8)가 발생한다.Referring to FIG. 2, the device isolation insulating film is planarized by using the liner film 5 as a stopper. The device isolation layer 6a and the liner 5a are formed by wet etching the liner layer 5, the hard mask layer 3, and the buffer insulating layer 2 in turn. In this case, a dent 8 is generated at the edge of the device isolation layer 6a and the liner 5a by the wet etching.

도 3을 참조하면, 게이트 산화막(9)을 형성시키고, 게이트 전극막(10) 및 금속실리사이드막(11)으로 게이트전극(12)을 형성한다. 이때 상기 덴트(8)지역에 기생트랜지스터(8a)가 생성되어 본래의 트랜지스터의 특성이 열화 된다. 트랜지스터의 열화 현상으로는 문턱전압(Threshold voltage)이 낮아지고, 험프(hump)현상이 일어난다.Referring to FIG. 3, the gate oxide film 9 is formed, and the gate electrode 12 is formed of the gate electrode film 10 and the metal silicide film 11. At this time, the parasitic transistor 8a is generated in the dent 8 region, thereby degrading the characteristics of the original transistor. As the transistor deteriorates, a threshold voltage is lowered and a hump phenomenon occurs.

본 발명이 이루고자 하는 기술적 과제는 트렌치 소자 분리막 제조시 발생하는 상기 덴트(dent)를 없애기 위한 것으로, 상기 소자 분리막과 상기 라이너를 덮는 캐핑절연막 패턴을 형성시켜 상기 습식공정들에 의한 상기 소자 분리막 및 상기라이너의 리세스를 방지하는 트렌치 소자 분리 방법을 제공한다.The technical problem to be achieved by the present invention is to eliminate the dent (dent) generated during the manufacturing of the trench isolation layer, by forming a capping insulating layer pattern covering the device isolation layer and the liner and the device isolation layer by the wet process and the A trench element isolation method is provided that prevents recess of the liner.

본 발명이 이루고자 하는 다른 기술적 과제는 상기 하드마스크막을 소자 분리 절연막을 적층하기전에 제거함으로써 트렌치의 종횡비(aspect ratio)를 감소 시켜 상기 소자 분리 절연막의 프로파일(profile)을 향상 시키는 트렌치 소자 분리 방법을 제공한다.Another technical problem to be achieved by the present invention is to provide a trench device isolation method for improving the profile of the device isolation insulating layer by reducing the aspect ratio of the trench by removing the hard mask layer before stacking the device isolation insulating layer. do.

도 1 내지 도 3는 종래의 트렌치 소자 분리 방법을 설명하기 위한 단면도들이다1 to 3 are cross-sectional views illustrating a conventional trench device isolation method.

도 4 내지 도 8는 본 발명에 따른 트렌치 소자 분리 방법을 설명하기 위한 단면도들이다.4 to 8 are cross-sectional views for explaining a trench device isolation method according to the present invention.

본 발명은 상기 기술적 과제 및 다른 기술적 과제를 이루기 위한 트렌치 소자 분리 방법을 제공한다. 본 발명의 특징은 하드마스크막을 소자 분리 절연막을 적층하기 전에 제거한 후, 라이너막을 적층함으로써 상기 하드마스크막을 습식식각시 발생한 상기 라이너막의 손실을 줄여 덴트를 방지하고, 상기 소자 분리 절연막을 평탄화 시킨후 캐핑절연막을 적층하고, 소자 분리막과 라이너를 보호 하는 캐핑절연막 패턴을 형성함으로써 습식식각들로 인한 소자분리막과 라이너의 리세스를 줄여 덴트를 방지하는데 있다.The present invention provides a trench device isolation method for achieving the above technical and other technical problems. A feature of the present invention is to remove the hard mask film before stacking the device isolation insulating film, and then by laminating a liner film to reduce the loss of the liner film generated during the wet etching of the hard mask film to prevent dents, and to planarize the device isolation insulating film By stacking an insulating layer and forming a capping insulating layer pattern protecting the device isolation layer and the liner, the recesses of the device isolation layer and the liner due to wet etching are reduced to prevent dents.

이하, 첨부한 도면들을 참조하여 본 발명의 바람직한 실시예를 상세히 설명하기로 한다. 그러나, 본 발명은 여기서 설명되어지는 실시예에 한정되지 않고 다른 형태로 구체화 될 수도 있다. 오히려, 여기서 소개되는 실시들은 개시된 내용이 철저하고 완전해질 수 있도록 그리고 당업자에게 본 발명의 사상이 충분히 전달될 수 있도록 하기 위해 제공되어지는 것이다. 도면들에 있어서, 층 및 영역들의 두께는 명확성을 기하기 위하여 과장되어 진 것이다. 또한, 층이 다른 층 또는 기판 "상"에 있다고 언급되어지는 경우는 그것은 다른 층 또는 기판 상에 직접 형성될 수있거나 또는 그들 사이에 제 3의 층이 개재 될 수도 있다. 명세서 전체에 걸쳐서 동일한 참조 번호들은 동일한 구성요소들을 나타낸다.Hereinafter, exemplary embodiments of the present invention will be described in detail with reference to the accompanying drawings. However, the present invention is not limited to the embodiments described herein but may be embodied in other forms. Rather, the implementations introduced herein are provided so that the disclosure may be thorough and complete, and the spirit of the present invention will be fully conveyed to those skilled in the art. In the drawings, the thicknesses of layers and regions are exaggerated for clarity. In addition, where a layer is said to be "on" another layer or substrate, it may be formed directly on another layer or substrate, or a third layer may be interposed therebetween. Like numbers refer to like elements throughout the specification.

도 4 내지 도 8은 본 발명의 바람직한 실시예에 따른 트렌치 소자 분리 방법을 설명하기 위한 도면들이다.4 to 8 are views for explaining a trench device isolation method according to an embodiment of the present invention.

도 4를 참조하면, 반도체 기판(101)상에 버퍼절연막(102) 및 하드마스크막(103)을 차례로 형성한다. 상기 하드마스크막(103) 및 상기 버퍼 절연막(102)을 차례로 패터닝하여 상기 반도체 기판(101)의 소정영역을 노출시키고 상기 노출된 반도체 기판을 선택적으로 식각하여 활성영역을 한정하는 트렌치(107)를 형성한다. 이때 상기 하드마스크막은 상기 반도체 기판(101)에 대하여 식각선택비를 갖는 실리콘 질화막을 사용하는 것이 바람직하다. 상기 하드마스크막(103)은 800Å~1000Å의 두께로 형성한다. 상기 반도체 기판(101)을 선택적으로 식각할때 상기 트렌치(107)의 측면과 바닥의 실리콘 기판의 격자들이 손상을 입게 되는데 상기 손상된 격자들을 치유하기 위해서 상기 트랜치(107) 내부에 트랜치 열산화막(104)을 형성시킨다.Referring to FIG. 4, a buffer insulating film 102 and a hard mask film 103 are sequentially formed on the semiconductor substrate 101. The hard mask layer 103 and the buffer insulating layer 102 are sequentially patterned to expose a predetermined region of the semiconductor substrate 101 and to selectively etch the exposed semiconductor substrate to form a trench 107 for defining an active region. Form. In this case, it is preferable to use a silicon nitride film having an etching selectivity with respect to the semiconductor substrate 101 as the hard mask film. The hard mask film 103 is formed to a thickness of 800 ~ 1000 Å. When the semiconductor substrate 101 is selectively etched, the lattice of the silicon substrate on the side and the bottom of the trench 107 are damaged. In order to heal the damaged lattice, a trench thermal oxide film 104 is formed inside the trench 107. ).

도 5를 참조하면, 상기 하드마스크막(103)을 습식식각으로 제거하고, 라이너막(105)과 소자 분리 절연막(106)을 차례로 적층시킨다. 이때 상기 하드마스크막(103) 제거하고 상기 소자 분리 절연막(106)을 적층하기 때문에 상기 트렌치(107)의 종횡비가 감소하여 상기 소자 분리 절연막의 프로파일이 향상된다. 상기 라이너막(105)은 상기 소자 분리 절연막(106)과 상기 반도체 기판(101)상의 열팽창계수의 차이에 의한 장력 스트레스를 완화 하기 위한 것으로 실리콘 질화막으로 형성 하는것이 바람직하다. 상기 소자 분리 절연막(106)은 고밀도 플라즈마(High density plasma) 산화막으로 형성하는 것이 바람직하며 고온 산화막을 사용할수도 있다.Referring to FIG. 5, the hard mask layer 103 is removed by wet etching, and the liner layer 105 and the device isolation insulating layer 106 are sequentially stacked. In this case, since the hard mask layer 103 is removed and the device isolation insulating layer 106 is stacked, the aspect ratio of the trench 107 is reduced, thereby improving the profile of the device isolation insulating layer. The liner layer 105 may be formed of a silicon nitride layer to alleviate tensile stress caused by a difference in thermal expansion coefficients between the device isolation insulating layer 106 and the semiconductor substrate 101. The device isolation insulating layer 106 may be formed of a high density plasma oxide film, and a high temperature oxide film may be used.

도 6을 참조하면, 상기 라이너막(105)을 스탑퍼로 사용하여 상기 소자 분리 절연막(106)을 평탄화 시켜, 소자 분리막(106a)을 형성시킨다. 반도체 기판 전면에 콘포말하게 캐핑절연막(108)을 형성한다.Referring to FIG. 6, the device isolation layer 106 may be planarized by using the liner layer 105 as a stopper to form the device isolation layer 106a. A capping insulating film 108 is formed conformally on the entire surface of the semiconductor substrate.

도 7을 참조하면, 상기 캐핑절연막(108) 및 상기 라이너막(105)을 차례로 패터닝하여 캐핑 절연막 패턴(108a) 및 라이너(105a)를 형성 시킨다. 이때 상기 캐핑절연막 패턴(105a)은 적어도 상기 소자 분리막(106a) 및 상기 라이너(105a)를 덮어야 하며, 상기 트렌치 열산화막(104)까지 덮을 수 있게 형성될 수도 있다. 상기 캐핑절연막 패턴(108a)은 상기 버퍼 절연막(102)과 식각 선택비를 갖는 실리콘 질화막으로 형성하는 것이 바람직하며, 두께는 80Å~100Å로 형성한다.Referring to FIG. 7, the capping insulating layer 108 and the liner layer 105 are sequentially patterned to form the capping insulating layer pattern 108a and the liner 105a. In this case, the capping insulation layer pattern 105a should cover at least the device isolation layer 106a and the liner 105a and may cover the trench thermal oxide layer 104. The capping insulating layer pattern 108a may be formed of a silicon nitride layer having an etching selectivity with the buffer insulating layer 102, and the thickness may be 80 μm to 100 μm.

도 8을 참조하면,상기 버퍼 절연막(102)을 제거하여 상기 활성영역을 노출시킨 뒤 상기 캐핑절연막 패턴(108a)을 제거한다. 상기 캐핑절연막 패턴(108a)이 상기 소자 분리막(106a) 및 상기 라이너(105a)를 보호 하여 습식식각들에 의한 상기 소자 분리막(106a) 및 상기 라이너(105a)의 리세스를 방지하게 되어 덴트를 없을 수 있다.Referring to FIG. 8, the buffer insulating layer 102 is removed to expose the active region, and then the capping insulating layer pattern 108a is removed. The capping insulating layer pattern 108a protects the device isolation layer 106a and the liner 105a to prevent recesses of the device isolation layer 106a and the liner 105a by wet etching, thereby preventing dents. Can be.

상술한 바와 같이 본 발명에 따르면, 소자 분리막 및 라이너를 캐핑 절연막 패턴으로 보호함으로써 습식식각들에 의한 상기 소자 분리막 및 상기 라이너의 리세스를 막아 상기 소자 분리막 에지(edge)쪽에 발생하던 덴트를 방지 할 수 있다. 따라서 상기 덴트 지역에서 생겨난 기생 트랜지스터에 의한 트랜지스터의 열화를 막을 수 있게 된다.As described above, according to the present invention, the device isolation layer and the liner are protected by a capping insulating layer pattern to prevent recesses of the device isolation layer and the liner due to wet etching to prevent dents occurring at the edge of the device isolation layer. Can be. Therefore, it is possible to prevent deterioration of the transistor by parasitic transistors generated in the dent region.

또한, 종래 기술에서 상기 소자분리막의 리세스량을 보상하기 위한 단차를 주기 위해 소자 분리 절연막을 형성하기전에 남겨두었던 하드마스크막을 상기 소자 분리 절연막을 형성하기 전에 제거 할수 있게 되어 트렌치의 종횡비를 감소시켜 상기 소자 분리 절연막의 프로파일을 향상 시킬 수 있다.In addition, in the prior art, in order to compensate for the recess amount of the device isolation layer, the hard mask layer left before the device isolation layer may be removed before the device isolation layer is formed, thereby reducing the trench aspect ratio. It is possible to improve the profile of the device isolation insulating film.

Claims (6)

반도체 기판상에 버퍼 절연막 및 하드마스크막을 차례로 형성하는 단계;Sequentially forming a buffer insulating film and a hard mask film on the semiconductor substrate; 상기 하드마스크막 및 상기 버퍼 절연막을 연속적으로 패터닝하여 상기 반도체 기판의 소정영역을 노출시키는 단계;Continuously patterning the hard mask layer and the buffer insulating layer to expose a predetermined region of the semiconductor substrate; 상기 노출된 반도체 기판을 선택적으로 식각하여 활성영역을 한정하는 트렌치를 형성하는 단계;Selectively etching the exposed semiconductor substrate to form a trench defining an active region; 상기 하드마스크막을 제거하는 단계;Removing the hard mask layer; 상기 하드마스크막이 제거된 반도체기판의 전면에 콘포말한 라이너막을 형성하는 단계;Forming a conformal liner film on the entire surface of the semiconductor substrate from which the hard mask film is removed; 상기 라이너막에 의해 둘러싸여진 상기 트렌치 내부를 채우는 소자 분리막을 형성 하는 단계;Forming a device isolation layer filling the trench surrounded by the liner layer; 상기 소자 분리막을 포함하는 반도체 기판의 전면 상에 캐핑절연막을 형성하는 단계; 및Forming a capping insulating layer on an entire surface of the semiconductor substrate including the device isolation layer; And 상기 캐핑절연막 및 상기 라이너막을 연속적으로 패터닝하여 상기 활성영역상의 상기 버퍼 절연막을 노출시키는 캐핑절연막 패턴 및 라이너를 형성하는 단계를 포함하는 트렌치 소자 분리 방법.And successively patterning the capping insulating layer and the liner layer to form a capping insulating layer pattern and a liner exposing the buffer insulating layer on the active region. 제 1 항에 있어서,The method of claim 1, 상기 캐핑절연막 패턴및 상기 라이너를 형성하는 단계 후에,After forming the capping insulating layer pattern and the liner, 상기 노출된 버퍼 절연막을 제거하여 상기 활성영역을 노출시키는 단계; 및 상기 캐핑절연막 패턴을 제거하는 단계를 더 포함하는 것을 특징으로 하는 트렌치 소자 분리 방법.Exposing the active region by removing the exposed buffer insulating layer; And removing the capping insulation layer pattern. 제 1 항에 있어서,The method of claim 1, 상기 라이너막을 형성하기 전에,Before forming the liner film, 상기 하드마스크막이 제거된 결과물을 열산화시켜 상기 트렌치의 측벽및 바닥에 트렌치 열산화막을 형성하는 단계를 더 포함하는것을 특징으로 하는 트렌치 소자 분리 방법.And thermally oxidizing the resultant from which the hard mask film has been removed to form a trench thermal oxide film on the sidewalls and the bottom of the trench. 제 1 항에 있어서,The method of claim 1, 상기 소자 분리막을 형성하는 단계는Forming the device isolation layer 상기 라이너막을 포함하는 반도체 기판의 전면에 상기 트렌치를 채우는 소자 분리 절연막을 형성하는 단계; 및Forming a device isolation insulating film filling the trench on an entire surface of the semiconductor substrate including the liner layer; And 상기 라이너막이 노출될 때까지 상기 소자 분리 절연막을 평탄화 시키는 단계를 포함하는 것을 특징으로 하는 트렌치 소자 분리 방법.And planarizing the device isolation insulating film until the liner film is exposed. 제 1 항에 있어서,The method of claim 1, 상기 버퍼 절연막은 열산화막으로 형성하는 것을 특징으로 하는 트렌치 소자 분리 방법.And the buffer insulating film is formed of a thermal oxide film. 제 1 항에 있어서,The method of claim 1, 상기 하드마스크막, 상기 라이너막 및 상기 캐핑절연막은 실리콘 질화막으로 형성하는 것을 특징으로 하는 트렌치 소자 분리 방법.And the hard mask layer, the liner layer, and the capping insulating layer are formed of a silicon nitride layer.
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