KR20030059234A - 수신된 신호에 수신기를 동기화하는 장치 및 방법 - Google Patents

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Abstract

도 1에 도시한 바와 같은 프레임 구조를 갖는 신호에 효율적으로 동기화하기 위한 수신기가 제공된다. 수신된 신호의 각 전력제어주기(PCP)은 그 슬롯들 중 어느 하나에 원시 동기 시퀀스(PSCH)를 보유한다. 수신기는 수신된 신호에서 PSCH의 위치를 결정하기 위해 수신된 신호에 대해 기지의 PSCH를 정정하고, 수신된 신호에 동기화한다. 자원처리를 유지하기 위해, 상관절차의 명목상의 종료전에 충분하게 적절한 상관이 이루어 졌다면, 상관이 절단될 수 있다.

Description

부호분할 다중접속시스템에서 시간정렬{Time alignment in a CDMA system}
도 1은, 예를 들어, 무선 전화기로부터 수신한 신호의 프레임 구조를 나타낸 도면이다. 수신된 신호는 고정된 기간(fixed duration)의 각각에 해당하는, 연속칩의 시퀀스(sequence of consecutive chips)로 구성된다. 각각의 칩은 위상값(in-phase values:I) 및 직교값(Quadrature values:Q)의 쌍(pair)으로 구성되며, 같은 의미에서, 각각의 칩인 r은 rx와 ry가 각각 칩을 구성하는 I값과 Q값을 나타낸다고 할때, 복소수 rx+jry이 된다. 각각의 IQ칩 쌍들은 기호(symbol)로서 생각될 수 있다. 도 1을 참조하면, 프레임구조에서 각 프레임은 38400칩을 포함한다. 프레임은 15개의 연속적인 전력제어주기(Power Cotrol Periods:PCP)로 구성되는데, 각 PCP는2560칩의 길이를 갖는다. 각 PCP는 10개의 연속적인 슬롯으로 구성되는데, 각 슬롯은 256칩의 길이를 갖는다. (각 PCP에서) 하나의 슬롯은 256칩 또는 기호의 길이를 가지는 동기화 워드(stnchronisation word:SW)를 보유하고 있다.
도 1에 도시한 상기 신호를 수신하는 장치는, 동기화 워드(SW)를 찾기 위해 상기 신호를 검색하는데, 이는 주파수를 고정하고 및 수신된 정보의 복호화를 정정하기 위해 수신기가 시간정렬을 할 수 있게 하기 위함이다.
수신된 신호에 대해 수신기의 시간정렬을 위한 종래의 방법은 많은 시간 및 계산이 요구되는 문제점이 있다.
본 발명은 수신된 신호에 대해 수신기의 시간정열(Time aligning)을 위한 장치 및 방법에 관한 것으로, 더욱 상세하게는 수신된 신호에 대해 주파수 고정(frequency locking)이나 데이터 복호화(data decoding)와 같은 절차들의 수행을 용이하게 할 수 있도록, 수신된 신호에서 기지의(known) 동기화마커(synchronisation marker) 또는 데이터 스트링(data-string)의 위치를 결정하는 장치 및 방법에 관한 것이다.
도 1은 수신된 신호의 프레임 구조를 설명하기 위한 도면이다.
상기 목적을 달성하기 위한 본 발명에 따른 동기화 방법은, 연속된 주기에서, 일련의 칩들로 배열되어 구성되는 수신된 신호에 수신기를 동기화하는 방법에 있어서, 동기화 워드를 상기 수신된 신호의 주기 길이를 나타내는 수치와 상관시키는 단계, 상관결과들을 누적하여 제1 누적상관결과를 산출하는 단계, 및 상기 수신된 신호에서 상기 동기화 워드의 위치를 결정하기 위해, 상기 제1 누적상관결과를 검사하는 단계를 포함하며, 상기 제1 누적상관결과가 소정의 임계값을 초과하는 수치를 절단한다.
한편, 상기 방법을 실행하기 위한 컴퓨터프로그램이 제공된다.
한편 본 발명의 동기화 장치는, 연속된 주기에서, 일련의 칩들로 배열되어 구성되는 수신된 신호에 수신기를 동기화하는 장치에 있어서, 동기화 워드를 상기 수신된 신호의 주기 길이를 나타내는 수치와 상관시키는 상관수단, 상관결과들을누적시켜 제1 누적상관결과를 산출하는 누적수단, 상기 수신된 신호에서 상기 동기화 워드의 위치를 결정하기 위해, 상기 제1 누적상관결과를 검사하는 검사수단, 및 상기 제1 누적상관결과가 소정의 임계값을 초과하는 수치를 절단하는 절단수단을 포함한다.
본 발명의 일 실시예에 따르면, 주기 길이의 시작은 칩의 일부분으로 교체될 수 있다. 동기화 워드는 제2 누적상관결과를 산출하기 위해 편이된 길이의 수치와 상관될 수 있다. 주기 길이 참조의 편이된 프레임을 사용하여 다시 상관(correlation)을 수행하는 것은, 해결방법을 향상시키는데, 즉, 수신된 신호에서 동기화 워드의 위치가 보다 정확하게 지정될 수 있다. 제2, 제3, 제4 등의 누적상관결과를 산출하는데 사용되는 누적(accumulation)절차는 제1 누적상관결과를 생성하기 위해 사용되는 주기 길이와 같은 수치로 제한될 수 있다. 제1 및 제2의 누적상관결과가 주기 길이와 같은 수치에 기초하여 산출됨으로서 더한 이점이 있게 된다. 이는 만약 수신된 신호에서 동기화 워드를 지정하기 위해 제1 및 제2의 누적상관결과가 비교되는 경우에, 누적상관결과의 세트는 다른 것과의 관계에서 바이어스되지 않음을 의미한다.
절단(truncation)에 사용되는 임계값은 기설정될 수 있고, 동적으로 정해질 수 있다.
동기화 과정에서, 수신기는 기간중에 적어도 한 주기 길이인 유입된 신호의 시험 부분에서 작동한다. 바람직하게, 수신기는 기간중에 3 내지 8 주기 길이인 부분에서 작동한다. 물론, 상관과정에서 사용되는 주기 길이의 수치는 절단이 조정함에 따라 감소한다.
보다 바람직한 실시예에서, 수신기는 UMTS수신기이고, 동기화 워드는 초기 동기화 시퀀스(primary synchronisation sequence)인 PSCH이다.
이하에서 첨부된 도면을 참조하여, 본 발명의 실시예에 대해 상세히 설명한다.
주기 길이는 수신된 신호의 주기에 동기화될 필요가 없음은 명백하다.
도 1은 수신된 신호의 프레임 구조를 설명하기 위한 도면이다. 도 1을 참조하면, 본 실시예에서, 수신기는 위에서 설명한 프레임 구조를 가지는 신호에서 작동한다. 수신기는 6PCP 길이의 수신된 신호의 시험 길이에서 작동함으로서 동기화 과정을 수행한다.
수신기는 다음식을 이용하여, SW를 PCP길이와 상관시킨다.
(si*rx(i+k)))2+ ( (si*ry(i+k)))2
여기서, Si는 SW의 i번째의 칩을 나타내는 스칼라량이고, rx(i+k)는 시험부분의 PCP길이의 (i+k)번째의 칩(r(i+k))의 위상요소(in-phase component)를 나타내고,ry(i+k)는 시험부분의 PCP길이의 (i+k)번째의 칩(r(i+k))의 직교요소(quadrature component)를 나타낸다.
상관결과는 문자 P로서 표시한다. (P는 전력(Power)을 나타내는데, 이는 상기 곱셈의 결과가, 전력과 동일한 차원인, 신호의 진폭의 제곱에 해당하기 때문이다.) k는 상관값 P가 SW의 칩과 PCP길이의 k번째 칩에서 k+255번째 칩까지를 곱하여 산출됨을 의미한다. Pk의 상관값은 rk가PCP길이에서 SW의 발생의 제1 칩인 경우에 커질 수 있다. 상관과정은 수신된 신호의 각각의 칩에 대해 PCP길이에서 SW의 발생이 상기 칩에서 일어나는지 테스트하기 위해 반복될 수 있다. 즉 Pk는 k=0 에서 k=2559까지에 대해 계산될 수 있다. 따라서, 2560P값의 배열은 PCP길이를 위해 생성된다. 상기 배열을 '전력'배열(power array)이라 부른다.
상기 과정에 평균각도를 도입하기 위해, Pk값은 테스트 부분의 다음 PCP길이를 위해 계산된다. 누적전력배열을 산출하기 위해 이전 전력배열에 새로운 전력배열이 합산된다. 누적전력배열에서, k번째 요소는 제1 및 제2 PCP길이로부터 k번째 전력값의 합을 보유한다.
수신된 신호의 테스트 부분의 모든 6PCP길이를 산출하기 위해, 상기 절차는 4개의 Pk배열을 더 계산할 때까지 계속된다. 각 시간에 새로운 Pk값이 산출되고, 이것은 누적전력배열의 k번째 값에 더해진다. 모든 6PCP길이가 처리된 후에, 누적전력배열은 최종전력배열이 된다. 최종배열에서 최대값은 수신된 신호에서 SW의 발생의 제1 칩을 나타낸다고 볼 수 있으며, 따라서, 수신된 신호에 수신기가 동기화되는 것을 허용한다.
칩 오프셋의 절반에 의해 시험부분에서 칩 경계값을 해석하는 것이 가능하다. 각 PCP길이에 대한 전력배열을 계산하고 또 다른 최종 전력배열을 구축하기 위해 상기 상관과정이 반복될 수 있다. 상기 새로운 최종전력배열은 수신된 신호에서 SW의 최초 칩을 지시하는 최대값을 포함할 수 있다. 최초 최종전력배열 및 새로운 최종전력배열의 최대값들은 비교되어, 둘 중 더 큰 값이 수신된 신호에서 SW의 최초 칩의 위치를 지시하게 될 수 있다. 이것이 수신된 신호에서 SW를 지정하는 과정의 해결책을 보다 증가시키는 방법이 되는 것은 바람직하다. 게다가 시험부분에서 칩 경계값들이 칩의 다른 부분에 의해 전이되는 것이 가능하다. 사실상 최종전력배열은 해결책을 보다 증대시키기 위해 오프셋(각기 다른 칩의 부분에 있는 각 오프셋)들의 임의의 수치에 대해 계산될 수 있다.
수신된 신호에서 SW의 위치를 신속히 결정하기 위해, 절단결정이 최종전력배열을 계산하는 과정에 사용된다. 제2 및 그 다음의 PCP 길이(여기서는 2번째 내지 6번째 PCP길이)의 각각에 대한 Pk배열의 계산을 시작하기 전에, 수신기는 그 가운데 k 요소가 기설정된 소정의 임계값을 초과하는지 여부를 결정하기 위해 누적전력배열을 체크한다. 만약 그렇다면, 누적전력배열이 최종전력배열이 되고, 최종전력배열의 생성에 있어서 더 이상 PCP길이는 처리되지 않는다.
복수의 최종전력배열들이 (각기 다른 칩부분의 오프셋에 기초하여) 생성되어, 각 최종배열은 누적전력배열 Pk(또는 PCP길이)의 수치와 같은 수치에 기초하여야 한다. 그렇지 않으면, 최종전력배열은 수신된 신호에서 동기화 워드의 위치를 결정하기 위한 적정한 기초에 비교할 수 없게 된다. 따라서, 만약 처리된 PCP길이의 수치의 절단이 제1 최종전력배열의 생성에서 발생하면, 모든 그 다음의 최종전력배열의 생성에서 똑같은 절단이 적용된다(임계값과의 비교에 의존하지 않는다.).
이상 설명한 바와 같이 본 발명에 따르면, 상관절차가 생략될 수 있으므로, 동기화절차가 보다 효과적으로 이루어질 수 있다.

Claims (19)

  1. 연속된 주기에서, 일련의 칩들로 배열되어 구성되는 수신된 신호에 수신기를 동기화하는 방법에 있어서,
    동기화 워드를 상기 수신된 신호의 주기 길이를 나타내는 수치와 상관시키는 단계;
    상관결과들을 누적하여 제1 누적상관결과를 산출하는 단계; 및
    상기 수신된 신호에서 상기 동기화 워드의 위치를 결정하기 위해, 상기 제1 누적상관결과를 검사하는 단계;를 포함하며,
    상기 제1 누적상관결과가 소정의 임계값을 초과하는 수치를 절단하는 것을 특징으로 하는 동기화 방법.
  2. 제 1항에 있어서,
    상기 주기 길이의 시작을 교체하여 편이된 길이를 산출하는 단계;
    상기 동기화 워드를 편이된 길이의 수치와 상관시켜 2 누적상관결과를 산출하는 단계;
    상기 수신된 신호에서 상기 동기화 워드의 위치를 결정하기 위해, 제2 누적상관결과를 검사하는 단계;를 더 포함하며,
    상기 편이된 길이의 수치가, 상기 제1 누적상관결과를 생성하기 위해 사용되는 길이의 수치에 합치시키 것을 특징으로 하는 동기화 방법.
  3. 제 2항에 있어서,
    상기 주기 길이의 시작은, 칩의 부분으로 교체되는 것을 특징으로 하는 동기화 방법.
  4. 제 2항 또는 제 3항에 있어서,
    상기 편이된 길이의 수치에 합치되는 단계는,
    제1 누적상관결과를 생성하기 위해 사용되는 상기 길이의 수치가 절단되었는지 여부를 검출하는 단계;를 포함하는 것을 특징으로 하는 동기화 방법.
  5. 제 1항 내지 제 4항 중 어느 한 항에 있어서,
    상기 동기화 워드를 상기 주기 길이에 상관시키는 단계는,
    상기 동기화 워드를 상기 칩 위치에서 칩 시작의 시퀀스에 상관시킴으로서, 상기 주기 길이에서 각 칩 위치에 대한 상관값을 생성하는 단계;를 포함하는 것을 특징으로 하는 동기화 방법.
  6. 제 5항에 있어서,
    상기 상관결과를 누적시키는 단계는,
    각기 다른 주기 길이에서 칩 위치로부터 구한 상관값을 합산하는 단계;를 포함하는 것을 특징으로 하는 동기화 방법.
  7. 제 5항 또는 제 6항에 있어서,
    상기 누적상관결과를 검사하는 단계는,
    상기 누적상관결과에서 최대 상관값을 지정하는 단계;를 포함하는 것을 특징으로 하는 동기화 방법.
  8. 제 7항에 있어서,
    상기 누적상관결과를 검사하는 단계는,
    지정된 최대 상관값이 상기 수신된 신호에서 동기화 워드의 시작을 지시하는 것을 특징으로 하는 동기화 방법.
  9. 제 1항 내지 제 8항 중 어느 한 항에 있어서, 상기 방법을 실행하기 위한 컴퓨터프로그램.
  10. 연속된 주기에서, 일련의 칩들로 배열되어 구성되는 수신된 신호에 수신기를 동기화하는 장치에 있어서,
    동기화 워드를 상기 수신된 신호의 주기 길이를 나타내는 수치와 상관시키는 상관수단;
    상관결과들을 누적시켜 제1 누적상관결과를 산출하는 누적수단;
    상기 수신된 신호에서 상기 동기화 워드의 위치를 결정하기 위해, 상기 제1누적상관결과를 검사하는 검사수단; 및
    상기 제1 누적상관결과가 소정의 임계값을 초과하는 수치를 절단하는 절단수단;을 포함하는 것을 특징으로 하는 동기화 장치.
  11. 제 10항에 있어서,
    편이된 길이를 산출하기 위해, 상기 주기 길이의 시작을 교체하는 교체수단; 및
    합치수단;을 더 포함하며,
    상기 상관수단은 제2 누적상관결과를 산출하기 위해, 상기 동기화 워드를 편이된 길이의 수치와 상관시키고, 상기 검사수단은 상기 수신된 신호에서 상기 동기화 워드의 위치를 결정하기 위해, 상기 제2 누적상관결과를 검사하고, 상기 합치수단은 상기 편이된 길이의 수치가 상기 제1 누적상관결과를 생성하기 위해 사용되는 길이의 수치에 합치시키는 것을 특징으로 하는 동기화 장치.
  12. 제 11항에 있어서,
    상기 교체수단은, 상기 주기 길이의 시작을 칩의 부분으로 교체하는 것을 특징으로 하는 동기화 장치.
  13. 제 11항 또는 제 12항에 있어서,
    상기 합치수단은,
    제1 누적상관결과를 생성하기 위해 사용되는 상기 길이의 수치가 절단되었는지 여부를 검출하는 검출수단;을 포함하는 것을 특징으로 하는 동기화 장치.
  14. 제 10항 내지 제 13항 중 어느 한 항에 있어서,
    상기 상관수단은, 상기 동기화 워드를 상기 칩 위치에서 칩 시작의 시퀀스에 상관시킴으로서, 상기 주기 길이에서 각 칩 위치에 대한 상관값을 생성하는 것을 특징으로 하는 동기화 장치.
  15. 제 14항에 있어서,
    상기 누적수단은, 각기 다른 주기 길이에서 칩 위치로부터 구한 상관값을 합산하는 것을 특징으로 하는 동기화 장치.
  16. 제 14항 또는 제 15항에 있어서,
    상기 검사수단은, 상기 누적상관결과에서 최대 상관값을 지정하는 것을 특징으로 하는 동기화 장치.
  17. 제 16항에 있어서,
    상기 검사수단은, 지정된 최대 상관값이 상기 수신된 신호에서 동기화 워드의 시작을 지시하는 것을 특징으로 하는 동기화 장치.
  18. 수신기를 수신된 신호에 동기화하는 방법에 있어서, 도면에 도시된 바와 같은 동기화 방법.
  19. 수신기를 수신된 신호에 동기화하는 장치에 있어서, 도면에 도시된 바와 같은 동기화 장치
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