KR20000046190A - 이동 통신 시스템 셀 탐색 장치 및 방법 - Google Patents

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Abstract

본 발명은 종래의 셀 탐색기에서 기지국에서 제공되는 동기 채널신호(SCH1)를 검출하여 1 프레임(frame) 당 16개의 슬롯(slot) 중 임의의 한 슬롯의 시작점을 알아내는 단계에서 발생된 슬롯 타이밍 오류를 보정하여 동기 채널신호(SCH2)를 검출하여 보내어진 신호가 어느 기지국 그룹에 속하고 프레임의 시작 부분은 어디인지를 알아내어 빠르면서도 신뢰성있게 기지국에서 제공되는 셀 을 탐색할 수 있는 이동 통신 시스템에서 셀 탐색 장치 및 방법에 관한 것이다. 이와 같은 본 발명에 따른 이동 통신 시스템에서 셀 탐색 장치는 지연 기능을 갖는 다수개의 상관기를 포함하고, 기지국에서 전송한 동기 채널신호를 검출하여 한 프레임당 구성된 복수개의 슬롯중 알아낸 임의의 한 슬롯의 시작점을 기준으로 상기 동기 채널신호를 설정된 칩지연 레이트로 지연하여 상관하는 상관부와, 상기 동기 채널신호(SCH2)의 첫 슬롯의 상간값의 편차를 구하여 상관부로 제공하는 마이크로 프로세서로 구성된다.

Description

이동 통신 시스템 셀 탐색 장치 및 방법
본 발명은 이동 통신 시스템에서 셀 탐색 장치 및 방법에 관한 것으로서, 특히 비동기식 광대역(Wide Band) 코드 분할 다중 접속(Code Division Multiple Access : CDMA)방식의 이동 통신 시스템에서 단말기에 전원을 인가한 후 기지국에서 제공되는 셀을 탐색하는 방식을 개선하여 빠른 시간내에 셀을 탐색하기에 적당하도록 한 이동 통신 시스템에서 셀 탐색 장치 및 방법에 관한 것이다.
비동기식 광대역 코드 분할 다중 접속 방식의 이동 시스템에서, 기지국에서 제공되는 셀 검색방법은 크게 3단계로 이루어진다.
첫째 단계는 도1에 도시된 바와 같이 기지국에서 제공되는 동기 채널신호(SCH1)를 검출하여 1 프레임(frame) 당 16개의 슬롯(slot) 중 임의의 한 슬롯의 시작점을 알아내는 단계이다.
둘째 단계는 첫째 단계에서 알아낸 슬롯의 시작점을 기준으로 하여 기지국에서 제공되는 동기 채널신호(SCH2)를 검출하여 보내어진 동기 채널신호(SCH2)가 어느 기지국 그룹에 속하고 프레임의 시작 부분은 어디인지를 알아내는 단계이다.
셋째 단계는 둘째 단계에서 알려진 기지국 그룹과 프레임 시작 부분에 관한 정보를 이용하여 공통 제어 물리채널(CCPCH1) 신호를 검출하여 둘째 단계에서 밝혀진 기지국 그룹 속에 있는 총 16개의 기지국 중에서 어느 기지국인지를 알아내는 단계이다.
도 1은 상기 3 단계의 셀 검색방법중 첫 번째 단계를 설명하기 위한 단말기의 수신단의 일부 구성을 보인 것이다.
도 1을 참조하면, 기지국에서 송신된 채널 동기신호(SCH1)는 곱셈기(10,14)에 각각 입력되어 싸인 및 코사인 반송파가 곱해진다. 각 곱셈기(10,14)에서 출력되는 I 및 Q 채널신호는 펄스 성형 필터(11,15)를 각각 통과한 후 정합 여파기(Matched Filter)(12,16)를 통과하여 필터링된다. 이어, 각 정합 여파기(Matched Filter)(12,16)에서 출력되는 I, Q 채널신호는 제곱기(13,17)에 각각 입력되어 각각의 결과를 제곱한 후 덧셈기(18)를 통하여 더해진다. 이어, 덧셈기(18)에서 출력되는 채널 동기신호에 대한 상관값은 누산기(19)를 통해 미리 정해진 기준 슬롯동안 그 결과를 칩별로 각각 누적시킨다. 이어, 누산기(19)의 출력신호는 비교기(20)로 상관값을 차례대로 비교하여 가장 큰 상관값을 나타내는 위치 정보를 17개의 상관기로 구성된 상관부(21)로 전달한다. 즉, 비교기(20)는 입력되어 각각의 지연에 대한 누적값 중 최대값을 찾아 1 프레임(frame) 당 16개의 슬롯 중 임의의 한 슬롯의 시작점을 알아낸다.
그러면, 둘째 단계에서 첫째 단계에서 알아낸 슬롯 시작점을 기준으로 하여 동기 채널신호(SCH2)를 검출하여 보내어진 신호가 어느 기지국 그룹에 속하고 프레임의 시작 부분은 어디인지를 알아낸다.
그 다음에 셋째 단계에서는 둘째 단계에서 알려진 기지국 그룹과 프레임 시작 부분을 가지고 공통 제어 물리채널(CCPCH1) 신호를 검출하여 둘째 단계에서 알아낸 기지국 그룹 속에 있는 총 16개의 기지국 중에서 어느 기지국인지를 알 수 있다.
이때, 도 2에 도시된 바와 같이 둘째 단계의 과정에 있는 17개의 상관기(51-67)로 구성된 상관부(21)가 동기 채널신호(SCH2)를 처리한다. 즉, 첫째 단계에서 알아낸 슬롯의 시작점을 기준으로 17개의 서로 다른 상관기(51-67)가 동기 채널신호(SCH2)에 적용되어 상관값을 구하게 된다. 이어, 17개의 서로 다른 상관기(51-67)에서 각각 출력되는 신호는 하나의 상관기에 연결된 I와 Q 채널의 두개의 곱셈기(51a-67b)에 각각 입력되어 기지국에서 제공한 동기 채널신호(SCH2)와 각각 곱해지고, 각 곱셈기(51a-67b)에 연결된 각 누산기(51c-67d)를 통해 누산된다. 각 누산기(51c-67d)의 출력신호는 I, Q 각 채널신호별로 도 3에 도시된 제곱기(22,23)에 각각 입력되어 둘째 단계의 동작을 실행한다.
그러나, 이와 같은 종래의 기술중 둘째 단계는 첫째 단계에서 슬롯의 시작점을 정확히 찾을 수 있을 때는 문제가 되지 않지만 실제 시스템에서는 첫째 단계에서 슬롯 타이밍 오류가 발생되기 쉽다. 이러한 슬롯 타임 오류는 첫째 단계에서 알아낸 슬롯 시작점을 기준으로 하여 동기 채널신호(SCH2)를 검출하여 보내어진 신호가 어느 기지국 그룹에 속하고 프레임의 시작 부분은 어디인지를 알아내는 둘째 단계의 동작의 정확성을 떨어뜨리는 요인이 된다. 이러한 결과로 기지국에서 보낸 셀을 탐색하는데 안좋은 영향을 미칠 수 있다.
본 발명의 목적은 이상에서 언급한 종래 기술의 문제점을 감안하여 안출한 것으로서, 종래의 셀 탐색기에서 기지국에서 제공되는 동기 채널신호(SCH1)를 검출하여 1 프레임(frame) 당 16개의 슬롯(slot) 중 임의의 한 슬롯의 시작점을 알아내는 단계에서 발생된 슬롯 타이밍 오류를 보정하여 동기 채널신호(SCH2)를 더욱 정확하게 검출하여 보내어진 신호가 어느 기지국 그룹에 속하고 프레임의 시작 부분은 어디인지를 알아내어 빠르면서도 신뢰성있게 기지국에서 제공되는 셀 을 탐색할 수 있는 이동 통신 시스템에서 셀 탐색 장치 및 방법을 제공하기 위한 것이다.
이상과 같은 목적을 달성하기 위한 본 발명의 일 특징에 따르면, 이동 통신 시스템에서 셀 탐색 장치가 지연 기능을 갖는 다수개의 상관기를 포함하고, 기지국에서 전송한 동기 채널신호를 검출하여 한 프레임당 구성된 복수개의 슬롯중 알아낸 임의의 한 슬롯의 시작점을 기준으로 상기 동기 채널신호를 설정된 칩지연 레이트로 지연하여 상관하는 상관부와, 상기 동기 채널신호(SCH2)의 첫 슬롯의 상간값의 편차를 구하여 상관부로 제공하는 마이크로 프로세서로 구성된다.
이상과 같은 다른 목적을 달성하기 위한 본 발명의 다른 특징에 따르면, 이동 통신 시스템에서 셀 탐색 방법이 지연기능을 갖는 다수개의 상관기와, 마이크로프로세서를 구비한 단말기에서, 기지국에서 제공되는 동기 채널신호를 검출하여 한 프레임당 구성되는 다수개의 슬롯 중 임의의 한 슬롯의 시작점을 알아내는 단계와, 상기 슬롯의 시작점을 알아내는 단계에서 슬롯 타이밍 오류가 발생할 경우, 상기 슬롯의 시작점을 기준으로 상기 각 상관기를 앞뒤로 각각 설정된 다수의 칩 지연 레이트로 지연시켜 상관하는 단계와, 상기 마이크로 프로세서가 동기 채널신호의 첫 슬롯의 상관값들의 편차를 구하여 최대 성능을 나타내는 지연값을 구하는 단계와, 상기 마이크로 프로세서의 제어에 의해 상기 각 상관기의 지연을 상기 지연값에 맞추는 단계로 이루어진다.
이상과 같은 본 발명의 특징에 따르면, 기지국에서 단말기로 전송되는 셀을 탐색하는 과정중 첫째 단계인 슬롯의 시작점을 검색하는 경우에 발생된 시간 구간에 해당되는 시간 슬롯 오류를 보정하여 신뢰성 있게 셀을 탐색할 수 있을 뿐만 아니라 전체 셀 탐색 시간을 줄일 수 있는 이점이 있다.
도 1은 종래의 셀 탐색기의 일부를 보인 블록 구성도.
도 2는 종래의 셀 탐색기에서 상관부의 블록 구성도.
도 3은 본 발명의 일 실시 예에 따른 셀 탐색기의 블록 구성도.
도 4a 및 도 4b와 도 5a 및 도 5b는 도 3에 보인 상관부의 상세 블록 구성도.
*도면의 주요 부분에 대한 부호의 설명*
10, 14 : 곱셈기 11, 15 : 펄스 성형 필터
12, 16 : 정합 여파기 13, 17 : 제곱기
18, 24 : 덧셈기 19 : 누산기
20, 27 : 비교기 21 : 상관부
22, 23 : 제곱기 25 : 메모리
26 : 마이크로 프로세서
이하 본 발명의 바람직한 일 실시 예에 따른 구성 및 작용을 첨부된 도면을 참조하여 설명한다.
본 발명은 종래의 셀 탐색기에서 기지국에서 제공되는 동기 채널신호(SCH1)를 검출하여 1 프레임(frame) 당 16개의 슬롯(slot) 중 임의의 한 슬롯의 시작점을 알아내는 단계에서 발생된 슬롯 타이밍 오류를 분석해 본 결과 대략 2분의 1칩 구간의 범위 내에서 오류가 발생하는 점에 착안하여 문제점을 해결하기 위한 것이다.
도 3은 본 발명의 일 실시 예에 따른 셀 탐색기의 블록 구성도이다.
도 3을 참조하면, 본 발명에 따른 셀 탐색기는 기지국에서 송신된 채널 동기신호(SCH1)에 반송파를 각각 곱하는 곱셈기(10,14)와, 곱셈기(10,14)에서 출력되는 I 및 Q 채널신호의 펄스를 소정 형태로 각각 성형하는 펄스 성형 필터(11,16)와, 펄스 성형 필터(11,15)에서 출력되는 신호를 각각 정합여파하는 정합 여파기(Matched Filter)(12,16)와, 정합 여파기(Matched Filter)(12,16)에서 출력되는 신호를 각각 제곱하는 제곱기(13,17)와, 제곱기(13,17)에서 각각 출력되는 신호를 더하는 덧셈기(18)와, 한 슬롯 또는 미리 정해진 다수의 슬롯동안 덧셈기(18)에서 제공되는 동기 채널신호에 대한 상관값을 누적하는 누산기(Accumulator)(19)와, 누산기(19)에서 출력되는 상관값이 누적될 때마다 미리 설정된 임계값과 비교하는 비교기(20)와, 17개의 지연 기능을 갖는 상관기를 포함하고, 비교기(20)에서 출력되는 최대 상관값에 대한 위치 정보에 따라 기지국에서 제공되는 동기 채널신호(SCH2)를 소정 레이트로 지연시켜 상관하는 상관부(21)와, 상관부(21)에서 I, Q 채널별로 출력되는 신호를 각각 제곱하는 제곱기(22,23)와, 제곱기(22,23)의 출력신호를 더하는 덧셈기(24)와, 덧셈기(24)에서 출력되는 신호를 메모리(25)와, 메모리(25)에서 출력되는 신호중 최대 성능을 나타내는 지연값을 찾아내는 비교기(27)와, 동기 채널신호(SCH2)의 첫 슬롯의 상간값의 편차를 구하여 상관부(21)로 제공하는 마이크로 프로세서(26)로 구성된다.
여기서, 상관부(21)는 도 4a 및 도 4b 그리고 도 5a 및 도5b에 도시된 바와 같이 지연 기능을 갖는 17개의 상관기로 이루어진다. 또한, 각 상관기의 연결 방식에 따라 도 4에 도시된 바와 같이 직렬형 상관기와 도 5에 도시된 바와 같이 병렬형 상관부로 구분할 수 있다.
도 4a를 참조하면, 직렬형 상관부는 입력 신호를 -1/2, -1/4, 0, 1/4, 1/2의 칩 지연 레이트중 선택된 하나의 레이트로 각각 지연시키는 17개의 칩 지연기(71-73)와, 각 칩 지연기(71-73)의 출력신호에 할당된 고유 코드(코드1-17)가 각각 곱해지는 17개의 곱셈기(72-74)로 구성된다. 반면, 도 4b를 참조하면, 직렬형 상관부는 입력되는 고유 코드(코드1-17)신호를 -1/2, -1/4, 0, 1/4, 1/2의 칩 지연 레이트중 선택된 하나의 레이트로 각각 지연시키는 17개의 칩 지연기(71-73)와, 각 칩 지연기(71-73)의 출력신호와 기지국에서 제공되는 입력신호와 각각 곱하는 17개의 곱셈기(72-74)로 구성된다.
또한, 도 5a에 도시된 바와 같이 병렬형 상관부는 입력신호를 -1/2의 칩 지연 레이트로 지연시키는 칩 지연기(81)와, 입력신호를 -1/4의 칩 지연 레이트로 지연시키는 칩 지연기(82)와, 입력신호를 0의 칩 지연 레이트로 지연시키는 칩 지연기(83)와, 입력신호를 1/4의 칩 지연 레이트로 지연시키는 칩 지연기(84)와, 입력신호를 1/2의 칩 지연 레이트로 지연시키는 칩 지연기(85)와, 각 칩 지연기(81-85)의 출력신호에 할당된 고유 코드(코드1-17)가 각각 곱해지는 5개의 곱셈기(86-90)로 구성된다. 반면, 도 5b에 도시된 바와 같이 병렬형 상관부는 고유 코드(코드1-17)신호를 -1/2의 칩 지연 레이트로 지연시키는 칩 지연기(81)와, 고유 코드(코드1-17)신호를 -1/4의 칩 지연 레이트로 지연시키는 칩 지연기(82)와, 입력신호를 0의 칩 지연 레이트로 지연시키는 칩 지연기(83)와, 고유 코드(코드1-17)신호를 1/4의 칩 지연 레이트로 지연시키는 칩 지연기(84)와, 고유 코드(코드1-17)신호를 1/2의 칩 지연 레이트로 지연시키는 칩 지연기(85)와, 각 칩 지연기(81-85)의 출력신호와 기지국에서 제공되는 입력신호를 각각 곱하는 5개의 곱셈기(86-90)로 구성된다.
이하 첨부된 도 3 내지 도 5a 및 5b를 참조하여 본 발명의 일 실시 예에 따른 셀 탐색 방법을 설명한다.
본 발명은 도 2에서 도시된 기존의 17개의 상관기를 사용하지 않고, 도 4 및 도 5에서 도시된 지연 기능을 갖는 17개의 상관기를 사용한다. 즉, 셀 탐색기에서 기지국에서 제공되는 동기 채널신호(SCH1)를 검출하여 1 프레임(frame) 당 16개의 슬롯(slot) 중 임의의 한 슬롯의 시작점을 알아내는 단계에서 슬롯 타이밍 오류가 발생되면, 이를 보정하여 더욱 정확하게 기지국에서 제공되는 동기 채널신호(SCH2)를 검출하기 위해 첫째 단계에서 찾은 슬롯의 시작점을 기준으로 각 상관기를 앞뒤로 각각 4분의 1칩, 2분의 1칩씩 지연시켜 첫째 단계에서 발생할 수 있는 슬롯 타이밍 오류를 보정하여 보다 정확한 둘째 단계의 과정이 이루어질 수 있도록 한다.
도 3을 참조하면, 기지국에서 송신된 동기 채널신호(SCH1)는 곱셈기(10,14)에 각각 입력되어 반송파가 곱해진다. 곱셈기(10,14)의 출력신호는 각각 펄스 성형 필터(11,15)를 통과한 후 각각 정합 여파기(12,16)를 통과한다. 정합 여파기(12,16)에서 각각 출력되는 I 및 Q 채널신호는 제곱기(13,17)에 각각 입력되어 결과를 제곱하고, 이어 덧셈기(18)를 통해 더해진다. 이어, 덧셈기(18)의 출력은 누산기(19)에 입력되어 누산된 후 비교기(20)로 입력되어 누산된 상관값 중 가장 큰 상관값의 위치 정보를 상관부(21)로 제공된다.
상관부(21)는 기지국에서 제공되는 동기 채널신호(SCH2)를 검출하기 위해 첫째 단계에서 찾은 슬롯의 시작점을 기준으로 각 상관기를 앞뒤로 각각 4분의 1칩, 2분의 1칩씩 지연시켜 출력한다. 이어, 17개의 서로 다른 상관기에서 각각 출력되는 신호는 도 2에 도시된 바와 같은 종래의 상관부의 각 상관기에 연결된 두 개의 곱셈기(51a-67b)에 각각 입력되어 기지국에서 제공한 동기 채널신호(SCH2)에서 검출한 I, Q 채널신호가 곱해지고, 각 곱셈기(51a-67b)에 연결된 각 누산기(51c-67d)를 통해 누산된다. 각 누산기(51c-67d)의 출력신호는 I, Q 각 채널신호별로 도 3에 도시된 제곱기(22,23)에 각각 입력된다. 이어, 제곱기(22,23)의 각각의 I, Q 채널신호는 덧셈기(24)에 의해 더해지고, 메모리(25)에 입력된다. 이후, 메모리(25)에서 출력되는 신호는 비교기(25)에 입력된다.
이때, 마이크로 프로세서(26)는 상관부(21)를 통과한 입력 동기 채널신호(SCH2)의 첫 슬롯의 상관값들의 편차를 구한다. 즉, 가장 큰 편차를 갖는 지연값을 찾으면 그것이 바로 최대 성능을 나타내는 지연값(첫째 단계에서의 슬롯 타이밍 오류)이 되고, 그 다음부터는 각 17개의 상관기의 지연을 앞에서 결정된 지연값에 맞추면 오류를 보정하게된다.
예를 들면, 송신 신호의 각 슬롯이 C1, C2,......, C16, C17의 순서대로 보내지고 첫째 단계에서 1/2칩만큼 슬롯 타이밍 오류가 발생했다고 가정하면, 수신된 코드의 첫째 슬롯에 대한 17개의 상관기의 각 지연에 대한 상관값은 다음의 표1과 같다.
구분 -1/2칩 지연 -1/4칩 지연 0칩 지연 1/4칩 지연 1/2칩 지연
C1 0.20 0.25 0.50 0.75 1.00
C2 0.25 0.33 0.33 0.22 0.11
C3 0.33 0.29 0.29 0.19 0.09
C4 0.29 0.33 0.33 0.22 0.11
C5 0.33 0.29 0.29 0.19 0.09
C6 0.29 0.29 0.29 0.22 0.11
C7 0.29 0.33 0.33 0.19 0.09
C8 0.33 0.29 0.29 0.22 0.11
C9 0.29 0.33 0.33 0.19 0.09
C10 0.33 0.29 0.29 0.22 0.11
C11 0.29 0.33 0.33 0.19 0.09
C12 0.33 0.29 0.29 0.22 0.11
C13 0.29 0.33 0.33 0.19 0.09
C14 0.33 0.29 0.29 0.22 0.11
C15 0.29 0.29 0.29 0.19 0.09
C16 0.29 0.33 0.33 0.22 0.11
C17 0.33 0.29 0.29 0.19 0.09
표 1에서 각각의 값들은 실제값을 어림하여 임의로 정하였다. 표 1에서 정확한 슬롯 타이밍에서는 첫째 슬롯의 보내어진 신호(코드1)와의 상관값은 거의 1이고 나머지는 1보다 훨씬 작다. 하지만 정확한 슬롯 타이밍에서 먼 칩의 지연일수록 코드 1과의 상관값이 작아지고 나머지에 대해서는 약간씩 커져 결과적으로 보내어진 코드와 다른 코드간의 상관값의 편차가 작아짐을 알 수 있다.
이런 방식으로 코드1부터 코드17에 대한 상관값의 편차가 가장 크게 되는 칩 지연을 찾으면 첫째 단계에서의 슬롯 타이밍 오류를 보정할 수 있다.
즉, 입력된 동기 채널신호(SCH1)는 각 상관부(21)에 구비된 각 상관기의 2분의 1칩, 4분의 1칩 앞뒤로 지연된 상관기를 통해 출력신호를 발생시킨다. 여기서, 지연된 상관기는 하나의 슬롯 동안만 적용된다. 따라서, 각 상관기의 출력값 중에서 지연이 같은 것끼리 편차(5개의 각 지연에 대한 17개의 상관기 출력의 편차)를 구하여 가장 편차가 큰 지연을 결정하면 그 지연이 바로 첫째 단계에서의 오류가 된다. 때문에 그 다음 슬롯부터는 상관기의 지연을 앞에서 결정된 값으로 세팅하여 사용하면 더욱 정확한 둘째 단계를 실행 할 수 있다.
이상의 설명에서와 같은 본 발명에 따르면, 비동기식 광대역 코드 분할 다중 접속(Code Division Multiple Access : CDMA) 방식의 이동 시스템에서 기지국에서 단말기로 전송되는 셀을 탐색하는 과정중 첫째 단계인 슬롯의 시작점을 검색하는 경우에 발생된 시간 구간에 해당되는 시간 슬롯 오류를 보정하여 다음 단계에서 보다 신뢰성 있는 결과를 구할 수있다. 따라서, 단말기가 전원을 켠 후 빠른 시간 안에 통화가 가능토록 기지국에서 전송한 셀을 탐색할 수 있기 때문에 셀을 탐색하는 전체 시간이 짧아진다. 또한, 단말기가 전원을 켠 장소가 핸드오프를 요구하는 경우에도 신속히 핸드오프를 수행 할 수 있어 통화 중 끊김 현상을 줄일 수 있다.

Claims (7)

  1. 지연 기능을 갖는 다수개의 상관기를 포함하고, 기지국에서 전송한 동기 채널신호를 검출하여 한 프레임당 구성된 복수개의 슬롯중 알아낸 임의의 한 슬롯의 시작점을 기준으로 상기 동기 채널신호를 설정된 칩지연 레이트로 지연하여 상관하는 상관부와,
    상기 동기 채널신호(SCH2)의 첫 슬롯의 상관값의 편차를 구하여 상관부로 제공하는 마이크로 프로세서로 구성되는 것을 특징으로 하는 이동 통신 시스템에서 셀 탐색 장치.
  2. 제 1항에 있어서, 상기 상관부는 입력 신호를 -1/2, -1/4, 0, 1/4, 1/2의 칩 지연 레이트중 선택된 하나의 레이트로 각각 지연시키는 다수개의 칩 지연기와,
    상기 각 칩 지연기의 출력신호에 할당된 고유 코드가 각각 곱해지는 다수개의 곱셈기로 구성된 것을 특징으로 하는 이동 통신 시스템에서 셀 탐색 장치.
  3. 제 1항에 있어서, 상기 상관부는 입력신호를 -1/2의 칩 지연 레이트로 지연시키는 제1 칩 지연기와,
    상기 입력신호를 -1/4의 칩 지연 레이트로 지연시키는 제 2 칩 지연기와,
    상기 입력신호를 0의 칩 지연 레이트로 지연시키는 제 3 칩 지연기와,
    상기 입력신호를 1/4의 칩 지연 레이트로 지연시키는 제 4 칩 지연기와,
    상기 입력신호를 1/2의 칩 지연 레이트로 지연시키는 칩 지연기와,
    상기 각 칩 지연기의 출력신호에 할당된 고유 코드가 각각 곱해지는 다수개의 곱셈기로 구성된 것을 특징으로 하는 이동 통신 시스템에서 셀 탐색 장치.
  4. 지연기능을 갖는 다수개의 상관기와, 마이크로프로세서를 구비한 단말기에서
    기지국에서 제공되는 동기 채널신호를 검출하여 한 프레임당 구성되는 다수개의 슬롯 중 임의의 한 슬롯의 시작점을 알아내는 단계와,
    상기 슬롯의 시작점을 알아내는 단계에서 슬롯 타이밍 오류가 발생할 경우, 상기 슬롯의 시작점을 기준으로 상기 각 상관기를 앞뒤로 각각 설정된 다수의 칩 지연 레이트로 지연시켜 상관하는 단계와,
    상기 마이크로 프로세서가 동기 채널신호의 첫 슬롯의 상관값들의 편차를 구하거나 또는 사이 최대값과 최소값의 차이가 가장 큰 지연으 찾아서 최대 성능을 나타내는 지연값을 구하는 단계와,
    상기 마이크로 프로세서의 제어에 의해 상기 각 상관기의 지연을 상기 지연값에 맞추는 단계로 이루어진 것을 특징으로 하는 이동 통신 시스템에서 셀 탐색 방법.
  5. 제 4항에 있어서, 상기 칩 지연 레이트는 -1/2, -1/4, 0, 1/4, 1/2의 칩 지연 레이트중 선택된 하나의 레이트인 것을 특징으로 하는 이동 통신 시스템에서 셀 탐색 방법.
  6. 제 5항에 있어서, 상기 편차는 상기 최대값과 최소값의 차이인 것을 특징으로 하는 이동 통신 시스템에서 셀 탐색 방법.
  7. 제 4항에 있어서, 상기 셀 탐색방법은 반복되는 슬롯 구간마다 반복적으로 실행되는 것을 특징으로 하는 이동 통신 시스템에서 셀 탐색 방법.
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