KR19990051735A

KR19990051735A - 코드 동기 획득을 위한 병렬 탐색 방식 하드웨어의 구조

Info

Publication number: KR19990051735A
Application number: KR1019970071103A
Authority: KR
Inventors: 전상영; 박용직
Original assignee: 정선종; 한국전자통신연구원
Priority date: 1997-12-19
Filing date: 1997-12-19
Publication date: 1999-07-05
Also published as: KR100250451B1

Abstract

본 발명은 코드 동기 획득을 위한 병렬 탐색 방식 하드웨어의 구조에 관한 것이다.

코드분할 다중접속(Code Division Multiple Access; CDMA) 시스템에서 송신된 데이터를 수신측에서 수신하여 복조하기 위해서는 송신측과 수신측 사이의 의사잡음(Pseudo Noise ;PN) 코드가 정확히 동기되어야 하며 이를 위해 초기 동기 획득 및 동기 추적을 행한다. 동기 획득 방식으로는 구조는 간단하지만 동기 획득 시간이 긴 직렬 탐색 방식, 속도는 빠르지만 구조가 복잡한 병렬 탐색 방식 그리고 두가지 방식이 혼합된 하이브리드 방식이 있다.

본 발명에서는 빠른 코드 동기 획득을 위해 다수의 상관기가 동시에 상관 값을 계산하며, 동기 획득의 정확성 및 유연성을 향상시키기 위해 마이크로 프로세서의 선택에 따라 세 가지 모드로 동작하여 동기 획득 과정에서의 에러 확률을 줄이고 시스템의 유연성을 높일 수 있는 코드 동기 획득을 위한 병렬 탐색 방식 하드웨어의 구조가 제시된다.

Description

코드 동기 획득을 위한 병렬 탐색 방식 하드웨어의 구조

본 발명은 코드 동기 획득을 위한 병렬 탐색 방식 하드웨어의 구조에 관한 것으로 특히, 빠른 동기 획득을 위해 다수의 상관기가 동시에 동작되며 동기 획득의 정확성을 위해 세 가지 모드로 동작하므로써 동기 획득 과정에서의 에러 확률을 줄이고 시스템의 유연성을 향상시킬 수 있는 코드 동기 획득을 위한 병렬 탐색 방식 하드웨어의 구조에 관한 것이다.

코드분할 다중접속(Code Division Multiple Access; 이하 CDMA라 함) 방식은 각 이용자가 서로 다른 확산 코드(Spreading Code)를 가지고 정보를 확산한 후 다수의 이용자가 동일한 주파수 대역을 가지고 통신하므로 수신측에서 정확히 정보를 복원하기 위해서는 송신측에서 사용한 확산 코드와 동일하고 송신측 코드와 정확하게 동기가 맞는 코드를 이용하여 정보를 역확산시켜야 한다.

일반적으로 송신측과 수신측 코드 사이의 위상차를 없애는 동기 과정은 코드 동기 획득(code acquisition) 과정과 동기 추적(code tracking)과정으로 이루어진다. 이 중 동기 방식으로는 구조는 간단하지만 동기 획득 시간이 긴 단점이 있는 직렬 탐색 방식, 동기 획득 시간은 짧지만 구조가 복잡한 병렬 탐색 방식 그리고 두 가지 방식이 혼합된 하이브리드 방식이 있는데, 직렬 탐색 방식은 그 구조는 간단하지만 적분 길이가 길거나 탐색 구간이 넓게 되면 전체 동기 획득 시간이 길어지므로 전체 시스템의 성능을 저하시키는 문제점이 있다.

따라서, 본 발명은 다수의 상관기가 동시에 상관 값을 계산하여 동기 획득 시간을 감소시키고 에러 확률을 줄이기 위해 마이크로 프로세서의 선택에 따라 세 가지 모드로 동작하여 시스템의 유연성을 향상시킬 수 있는 코드 동기 획득을 위한 병렬 탐색 방식 하드웨어의 구조를 제공하는데 그 목적이 있다.

상술한 목적을 달성하기 위한 본 발명에 따른 코드 동기 획득을 위한 병렬 탐색 방식 하드웨어의 구조는 프로세서로부터 스타트 명령을 받아 스타트 신호를 발생시키며 프로세서로부터 할당받은 어드레스와 데이터로부터 적분 길이, 탐색 구간 등의 신호를 생성하는 프로세서 인터페이스 블럭과, 의사잡음 쇼트 코드를 발생하여 지연시킨 후 의상 잡음 클럭신호에 따라 온-타임 의사잡음 코드 및 이보다 1/2칩 뒤진 래이트-타임 의사잡음 코드를 발생함으로써 상관기 블럭에서 1/2칩 단위의 상관 값을 계산하도록 하는 의사잡음 코드 발생 블럭과, 상기 의사잡음 코드 발생 블럭의 의사잡음 코드 및 데이터를 이용하여 각 상관 구간의 상관 값을 계산하는 온-타임 상관기 블럭 및 래이트-타임 상관기 블럭과, 상기 온-타임 상관기 블럭, 래이트-타임 상관기 블럭에서 수신된 데이터와 자체 발생된 의사잡음 코드를 곱하기 위한 클럭, QPSK 복조를 고려한 크로스-암 덧셈을 위한 클럭 및 상관 값을 추적하기 위한 클럭 등을 제어하고 의사잡음 코드 발생 블럭에서 첫 상관 구간에 대한 계산이 끝난 후 한 칩씩 코드를 지연시켜 상관 값 구간을 이동하기 위한 의사잡음 코드 발생의 클럭을 제어하는 신호를 발생하는 제어 블럭과, 상기 각 상관 구간에 대한 상관 값의 I채널 및 Q채널의 합산된 상관 값을 입력받아 합산된 에너지값 중에서 가장 큰 에너지 값과 그때의 인덱스를 계산하는 비교기 블럭을 포함하여 구성되는 것을 특징으로 한다.

또한 상술한 목적을 달성하기 위한 코드 동기 획득을 위한 병렬 탐색 방식 하드웨어의 구조에 있어서, 상기 병렬 탐색 하드웨어가 초기 동기 획득 모드로 동작할 경우에는 각 상관 구간에 대한 상관 값의 계산이 끝나면 각 안테나의 상관 계산 결과 값을 각각 더하는 덧셈기와, 상기 덧셈기의 결과를 입력으로 하여 탐색 구간 내의 가장 큰 상관 값과 인덱스를 탐색하고 최대 값과 그때의 인덱스의 탐색이 완료되면 프로세서로 인터럽트 신호를 발생하여 값을 읽어 가도록 하는 비교기 블럭을 포함하여 구성되는 것을 특징으로 한다.

또한 상술한 목적을 달성하기 위한 코드 동기 획득을 위한 병렬 탐색 방식 하드웨어의 구조에 있어서, 상기 병렬 탐색 하드웨어가 탐색 모드로 동작할 경우에는 각 탐색 구간마다 계산된 상관 값을 인터럽트 신호 발생 후 각 온-타임 상관기 및 래이트-타임 상관기의 에너지 값과 인덱스를 프로세서가 읽어가도록 하는 비교기 블럭을 포함하여 구성되는 것을 특징으로 한다.

또한 상술한 목적을 달성하기 위한 코드 동기 획득을 위한 병렬 탐색 방식 하드웨어의 구조에 있어서, 상기 병렬 탐색 하드웨어가 검증 모드로 동작할 경우에는, 상기 병렬 탐색 방식 하드웨어가 탐색 모드로 동작하여 얻은 16개의 값을 16개의 상관기에 할당하여 옵셋 정보를 최종적으로 검증하고 이를 통해 계산된 상관 값을 인터럽트 신호를 발생하여 프로세서가 읽어 가도록 하는 비교기 블럭을 포함하여 구성되는 것을 특징으로 한다.

도 1은 본 발명에 따른 코드 동기 획득을 위한 병렬 탐색 방식 하드웨어의 구조도.

도 2는 본 발명에 따른 초기 동기 획득 모드의 하드웨어 구조도.

도 3은 본 발명에 따른 탐색 모드 및 검증 모드의 하드웨어 구성도.

<도면의 주요 부분에 대한 부호 설명>

11 : 프로세서 인터페이스 블록 12 : PN 코드 발생 블록

13 : 월쉬 블록 14 : 온-타임 상관기 블록

15 : 래이트-타임 상관기 블록 16 : 비교기 블록

17 : 제어 블록 18 : 크로스-암 덧셈부

이하, 첨부된 도면을 참조하여 본 발명을 상세히 설명하기로 한다.

도 1은 본 발명에 따른 코드 동기 획득을 위한 병렬 탐색 방식 하드웨어의 구조도로서, 크게 프로세서 인터페이스 블럭(11)과 의사잡음(Pseudo Noise ;PN)코드 발생 블럭(12), 월쉬(Walsh) 블럭(13), 온-타임 상관기 블럭(14), 래이트-타임 상관기 블럭(15), 비교기(Comparator)블럭(16) 및 제어 블럭(17)으로 구성된다.

PN코드 발생 블럭(12)에서는 PN 쇼트(short) 코드(pn_τ0∼ pn_τ63)를 발생하여 지연시킨 후, 프로세서에서 할당된 오프셋에 따라 각 상관기로 지연된 PN 코드를 출력시킨다. PN코드 발생 블럭(12)에서는 제어 블럭(17)으로 부터 입력되는 PN 클럭신호에 따라 온-타임(on-time) PN 코드 및 이보다 1/2칩 뒤진 래이트-타임(late-time) PN 코드를 발생함으로써 상관기 블럭에서 1/2칩 단위의 상관 값을 계산하도록 한다.

제어 블럭(17)에서는 온-타임 상관기 블럭(14), 래이트-타임 상관기 블럭(15) 및 PN 코드 발생 블럭(12)을 제어하기 위한 제어 신호를 발생한다. 즉, 온-타임 상관기 블럭(14), 래이트-타임 상관기 블럭(15)에서 수신된 데이터와 자체 발생된 PN 코드를 곱하기 위한 클럭 및 QPSK 복조를 고려한 크로스-암(cross-arm) 덧셈부(18)의 클럭, 상관 값을 추적하기 위한 클럭 등을 제어한다. 또한 PN 코드 발생 블럭에서 첫 상관 구간에 대한 계산이 끝난 후 한 칩씩 코드를 지연시켜 상관 값 구간을 이동하기 위해 PN 코드 발생의 클럭을 제어하며, 상관기 블럭의 동작을 제어하는 신호를 발생한다.

프로세서 인터페이스 블럭(11)은 프로세서로부터 스타트(start) 명령을 받으면 even_sec의 하강 에지(falling edge) 또는 20ms 클럭의 상승 에지(rising edge)에서 스타트(start) 신호를 발생시킨다. 또한 프로세서로부터의 명령을 해독하여 제어 블럭(17)에서 필요로 하는 신호를 발생시키는 역할을 한다. 또한 프로세서로부터 할당받은 어드레스와 데이터로부터 적분 길이, 탐색 구간 등의 신호를 만들어 낸다.

온-타임 상관기 블럭(14) 및 래이트-타임 상관기 블럭(15)은 동상 신호(Inphase ;I) 채널 및 직교 신호(Quadrate ;Q) 채널 신호에 대한 상관값을 계산하기 위해 안테나당 8개의 상관기가 연결되어 있으며, 병렬 상관기 각각은 입력된 PN 코드 및 데이터를 이용하여 상관 값을 계산한다. 각 구간에 대한 상관 값의 계산이 끝날 때마다 계산된 상관 값은 I,Q 에너지가 합산되어( ) 비교기 블럭(16)에 입력된다.

비교기 블럭(16)은 각 구간에 대한 상관값 계산이 끝나면 합산된 에너지값 중에서 가장 큰 에너지 값과 그때의 인덱스를 계산하게 된다.

도 2는 본 발명에 따른 초기 동기 획득 모드의 하드웨어 구조도이다. 각 상관 구간에 대한 상관 값 계산이 끝나면 비교기 블럭은 합산된 에너지 값 중에서 가장 큰 에너지 값과 그때의 인덱스를 계산하는데, 초기 동기획득 모드의 경우에는 다중 경로(multi-path)의 영향을 고려하기 위해 각 안테나의 상관 계산 결과 값을 덧셈기(21)를 이용하여 각각 더하여 비교기 블럭(22)에 입력한다. 비교기 블럭(22)에서는 입력된 값 중에서 탐색 구간 내의 가장 큰 상관값과 인덱스를 찾게 된다. 탐색 구간 내의 상관값 계산이 끝나고 최대값과 그때의 인덱스를 찾게 되면 프로세서로 인터럽트 신호를 발생하여 값을 읽어 가도록 한다.

도 3은 본 발명에 따른 탐색 모드 및 검증 모드의 하드웨어 구성도이다.

다중 경로(multi-path) 탐색 모드(search mode)의 경우, 각 탐색 구간마다 계산된 상관값(31)은 인터럽트 신호 발생 후 비교기 블럭(32)의 출력인 각 온-타임 상관기 및 래이트-타임 상관기의 에너지 값과 인덱스(온-타임 상관기#n 에너지, 온-타임 상관기#n 인덱스, 래이트-타임 상관기#n 에너지, 래이트-타임 상관기#n 인덱스)를 프로세서가 읽어가도록 한다. 검증 모드(verification mode)의 경우는 탐색 모드(search mode)에서 찾은 16개(안테나당 8개)의 값을 16개의 상관기(안테나당 온-타임 :4, 래이트-타임 :4) 에 할당하여 옵셋 정보를 최종적으로 검증하기 위한 모드이므로 탐색구간이 1이 되며, 이때 계산된 상관 값은 다중 경로 탐색 모드의 경우와 마찬가지로 프로세서로 인터럽트 신호를 발생하여 값을 읽어 가도록 한다.

상술한 바와 같이, 본 발명에 따르면 다수의 상관기가 동시에 상관 값을 계산하므로 동기 획득 시간을 감소시킬 수 있고 마이크로 프로세서의 선택에 따라 세 가지의 동기 획득 모드로 동작하므로써 동기 획득 과정에서의 에러 확률을 줄일 수 있으며 시스템의 유연성을 높여 전체 시스템의 성능을 향상시킬 수 있는 탁월한 효과가 있다.

Claims

프로세서로부터 스타트 명령을 받아 스타트 신호를 발생시키며 프로세서로부터 할당받은 어드레스와 데이터로부터 적분 길이, 탐색 구간 등의 신호를 생성하는 프로세서 인터페이스 블럭과,

의사잡음 쇼트 코드를 발생하여 지연시킨 후 의상 잡음 클럭신호에 따라 온-타임 의사잡음 코드 및 이보다 1/2칩 뒤진 래이트-타임 의사잡음 코드를 발생함으로써 상관기 블럭에서 1/2칩 단위의 상관 값을 계산하도록 하는 의사잡음 코드 발생 블럭과,

상기 의사잡음 코드 발생 블럭의 의사잡음 코드 및 데이터를 이용하여 각 상관 구간의 상관 값을 계산하는 온-타임 상관기 블럭 및 래이트-타임 상관기 블럭과,

상기 온-타임 상관기 블럭, 래이트-타임 상관기 블럭에서 수신된 데이터와 자체 발생된 의사잡음 코드를 곱하기 위한 클럭, QPSK 복조를 고려한 크로스-암 덧셈을 위한 클럭 및 상관 값을 추적하기 위한 클럭 등을 제어하고 의사잡음 코드 발생 블럭에서 첫 상관 구간에 대한 계산이 끝난 후 한 칩씩 코드를 지연시켜 상관 값 구간을 이동하기 위한 의사잡음 코드 발생의 클럭을 제어하는 신호를 발생하는 제어 블럭과,

상기 각 상관 구간에 대한 상관 값의 동상 신호 채널 및 직교 신호 채널의 합산된 상관 값을 입력받아 합산된 에너지값 중에서 가장 큰 에너지 값과 그때의 인덱스를 계산하는 비교기 블럭을 포함하여 구성되는 것을 특징으로 하는 코드 동기 획득을 위한 병렬 탐색 방식 하드웨어의 구조.
코드 동기 획득을 위한 병렬 탐색 방식 하드웨어의 구조에 있어서, 상기 병렬 탐색 하드웨어가 초기 동기 획득 모드로 동작할 경우에는 각 상관 구간에 대한 상관 값의 계산이 끝나면 각 안테나의 상관 계산 결과 값을 각각 더하는 덧셈기와,

상기 덧셈기의 결과를 입력으로 하여 탐색 구간 내의 가장 큰 상관 값과 인덱스를 탐색하고 최대 값과 그때의 인덱스의 탐색이 완료되면 프로세서로 인터럽트 신호를 발생하여 값을 읽어 가도록 하는 비교기 블럭을 포함하여 구성되는 것을 특징으로 하는 코드 동기 획득을 위한 병렬 탐색 방식 하드웨어의 구조.
코드 동기 획득을 위한 병렬 탐색 방식 하드웨어의 구조에 있어서, 상기 병렬 탐색 하드웨어가 탐색 모드로 동작할 경우에는 각 탐색 구간마다 계산된 상관 값을 인터럽트 신호 발생 후 각 온-타임 상관기 및 래이트-타임 상관기의 에너지 값과 인덱스를 프로세서가 읽어가도록 하는 비교기 블럭을 포함하여 구성되는 것을 특징으로 하는 코드 동기 획득을 위한 병렬 탐색 방식 하드웨어의 구조.
코드 동기 획득을 위한 병렬 탐색 방식 하드웨어의 구조에 있어서, 상기 병렬 탐색 하드웨어가 검증 모드로 동작할 경우에는, 상기 병렬 탐색 방식 하드웨어가 탐색 모드로 동작하여 얻은 16개의 값을 16개의 상관기에 할당하여 옵셋 정보를 최종적으로 검증하고 이를 통해 계산된 상관 값을 인터럽트 신호를 발생하여 프로세서가 읽어 가도록 하는 비교기 블럭을 포함하여 구성되는 것을 특징으로 하는 코드 동기 획득을 위한 병렬 탐색 방식 하드웨어의 구조.