KR20030058643A - A method for forming a capacitor of a semiconductor device - Google Patents
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Abstract
Description
본 발명은 반도체소자의 캐패시터 형성방법에 관한 것으로, 특히 반도체소자의 단차 증가 없이 캐패시터의 정전용량을 증가시킬 수 있도록 스택 구조의 캐패시터의 하부구조를 변경시켜 캐패시터를 형성하는 기술에 관한 것이다.The present invention relates to a method of forming a capacitor of a semiconductor device, and more particularly, to a technique of forming a capacitor by changing a lower structure of a capacitor of a stack structure so as to increase the capacitance of the capacitor without increasing the level of the semiconductor device.
반도체소자가 고집적화되어 셀 크기가 감소됨에따라 저장전극의 표면적에 비례하는 정전용량을 충분히 확보하기가 어려워지고 있다.As semiconductor devices are highly integrated and cell size is reduced, it is difficult to secure a capacitance that is proportional to the surface area of the storage electrode.
특히, 단위셀이 하나의 모스 트랜지스터와 캐패시터로 구성되는 디램 소자는 칩에서 많은 면적을 차지하는 캐패시터의 정전용량을 크게 하면서, 면적을 줄이는 것이 디램 소자의 고집적화에 중요한 요인이 된다.In particular, in a DRAM device having a unit cell composed of one MOS transistor and a capacitor, it is important to reduce the area while increasing the capacitance of a capacitor, which occupies a large area on a chip, which is an important factor for high integration of the DRAM device.
그래서, ( Eo × Er × A ) / T ( 단, 상기 Eo 는 진공유전율, 상기 Er 은 유전막의 유전율, 상기 A 는 캐패시터의 면적 그리고 상기 T 는 유전막의 두께 ) 로 표시되는 캐패시터의 정전용량을 증가시키기 위하여, 하부전극인 저장전극의 표면적을 증가시키거나 고유전 유전체막을 사용하였다.Thus, the capacitance of the capacitor represented by (Eo × Er × A) / T (wherein Eo is the vacuum dielectric constant, Er is the dielectric constant of the dielectric film, A is the area of the capacitor and T is the thickness of the dielectric film) is increased. In order to increase the surface area of the storage electrode, which is a lower electrode, a high dielectric dielectric film was used.
도시되진 않았으나 종래기술에 따른 반도체소자의 캐패시터 형성방법을 설명하면 다음과 같다.Although not shown, a method of forming a capacitor of a semiconductor device according to the related art is as follows.
먼저, 반도체기판 상에 하부절연층을 형성한다.First, a lower insulating layer is formed on a semiconductor substrate.
이때, 상기 하부절연층은 소자분리막, 워드라인 및 비트라인을 형성하고 그 상부를 평탄화시켜 형성한 것이다.In this case, the lower insulating layer is formed by forming an isolation layer, a word line, and a bit line, and planarizing an upper portion thereof.
여기서, 상기 하부절연층은 BPSG ( boro phospho silicate glass ) 와 같이 유동성이 우수한 절연물질로 형성한다.Here, the lower insulating layer is formed of an insulating material having excellent fluidity such as boro phospho silicate glass (BPSG).
그 다음, 상기 반도체기판의 예정된 부분을 노출시키는 저장전극 콘택홀을형성한다.A storage electrode contact hole is then formed to expose a predetermined portion of the semiconductor substrate.
그리고, 상기 저장전극 콘택홀을 매립하는 저장전극용 도전층, 예를들어 폴리실리콘막을 전체표면상부에 형성한다.A storage electrode conductive layer, for example, a polysilicon film, is formed on the entire surface of the storage electrode contact hole.
그리고, 저장전극 마스크를 이용한 사진식각공정으로 상기 폴리실리콘막을 식각하여 스택형 저장전극을 형성한다.The polysilicon layer is etched by a photolithography process using a storage electrode mask to form a stacked storage electrode.
후속공정으로, 상기 저장전극 표면에 유전체막과 플레이트전극을 형성한다.In a subsequent process, a dielectric film and a plate electrode are formed on the storage electrode surface.
상기한 바와같이 종래기술에 따른 반도체소자의 캐패시터 형성방법은, 반도체소자의 고집적화에 충분한 정전용량을 확보할 수 없는 문제점이 있다.As described above, the method of forming a capacitor of a semiconductor device according to the prior art has a problem in that a capacitance sufficient for high integration of a semiconductor device cannot be secured.
본 발명은 상기한 바와같이 종래기술에 따른 문제점을 해결하기 위하여, 스택형 저장전극의 하부구조를 변경하여 반도체소자의 고집적화에 따른 정전용량을 충분히 확보할 수 있는 반도체소자의 캐패시터 형성방법을 제공하는데 그 목적이 있다.The present invention to solve the problems according to the prior art as described above, to provide a method for forming a capacitor of a semiconductor device capable of sufficiently securing the capacitance due to the high integration of the semiconductor device by changing the lower structure of the stacked storage electrode. The purpose is.
도 1a 내지 도 1f 는 본 발명의 제1실시예에 따른 반도체소자의 캐패시터 형성방법을 도시한 단면도.1A to 1F are cross-sectional views showing a capacitor forming method of a semiconductor device according to a first embodiment of the present invention.
도 2a 내지 도 2c 는 본 발명의 제2실시예에 따른 반도체소자의 캐패시터 형성방법을 도시한 단면도.2A to 2C are cross-sectional views illustrating a method of forming a capacitor of a semiconductor device in accordance with a second embodiment of the present invention.
< 도면의 주요부분에 대한 부호의 설명 ><Description of Symbols for Major Parts of Drawings>
11 : 반도체기판13 : 제1층간절연막11: semiconductor substrate 13: first interlayer insulating film
15 : 제2층간절연막17 : 제3층간절연막15: second interlayer insulating film 17: third interlayer insulating film
19 : 콘택홀21 : 제1폴리실리콘막19: contact hole 21: the first polysilicon film
23,41 : 감광막패턴25,45 : 트렌치23,41: photoresist pattern 25,45: trench
27,47 : 제2폴리실리콘막29,49 : 저장전극27,47: second polysilicon film 29,49: storage electrode
31 : 유전체막33 : 플레이트전극31 dielectric film 33 plate electrode
41 : 제4층간절연막41: fourth interlayer insulating film
이상의 목적을 달성하기 위해 본 발명에 따른 반도체소자의 캐패시터 형성방법은,In order to achieve the above object, a method of forming a capacitor of a semiconductor device according to the present invention,
반도체기판 상에 게이트전극이 구비되는 평탄화된 제1층간절연막을 형성하고 그 상부에 제2층간절연막을 형성하는 공정과,Forming a planarized first interlayer insulating film having a gate electrode on the semiconductor substrate and forming a second interlayer insulating film thereon;
상기 제2층간절연막 상부에 제3층간절연막을 형성하고 콘택식각공정으로 상기 제3,2,1층간절연막을 식각하여 콘택홀을 형성하는 공정과,Forming a contact hole by forming a third interlayer dielectric layer on the second interlayer dielectric layer and etching the third, second and first interlayer dielectric layers by a contact etching process;
상기 콘택홀을 매립하는 제1폴리실리콘막을 형성하는 공정과,Forming a first polysilicon film to fill the contact hole;
저장전극 마스크를 이용한 사진식각공정으로 저장전극으로 예정된 영역 외의 상기 제1폴리실리콘막과 일정두께의 제3층간절연막을 식각하여 트렌치를 형성하는 공정과,Forming a trench by etching the first polysilicon film and the third interlayer insulating film having a predetermined thickness, other than a region defined as the storage electrode, by a photolithography process using a storage electrode mask;
상기 트렌치 측벽에 제2폴리실리콘막 스페이서를 형성하고 상기 제3층간절연막을 제거하여 상기 제1폴리실리콘막과 제2폴리실리콘막 스페이서로 이루어진 저장전극을 형성하는 공정을 포함하는 것과,Forming a storage electrode made of the first polysilicon film and the second polysilicon film spacer by forming a second polysilicon film spacer on the sidewalls of the trench and removing the third interlayer insulating film;
상기 제1층간절연막은 TEOS 나 BPSG 와 같은 절연막으로 형성하는 것과,The first interlayer insulating film is formed of an insulating film such as TEOS or BPSG,
상기 제2층간절연막은 PE-TEOS 나 실리콘산화질화막와 같이 상기 제1,3층간절연막과 식각선택비 차이가 큰 절연막으로 형성하는 것과,The second interlayer insulating film is formed of an insulating film having a large difference in etching selectivity from the first and third interlayer insulating films, such as PE-TEOS or silicon oxynitride film,
상기 제3층간절연막은 PSG 와 같이 유동성이 우수한 절연막으로 형성하는 것을 제1특징으로 한다.The third feature is that the third interlayer insulating film is formed of an insulating film having excellent fluidity such as PSG.
또한, 이상의 목적을 달성하기 위해 본 발명에 따른 반도체소자의 캐패시터 형성방법은,In addition, the capacitor forming method of the semiconductor device according to the present invention in order to achieve the above object,
반도체기판 상에 게이트전극이 구비되는 평탄화된 제1층간절연막을 형성하고 그 상부에 제2층간절연막을 형성하는 공정과,Forming a planarized first interlayer insulating film having a gate electrode on the semiconductor substrate and forming a second interlayer insulating film thereon;
상기 제2층간절연막 상부에 제3층간절연막을 형성하고 콘택식각공정으로 상기 제3,2,1층간절연막을 식각하여 콘택홀을 형성하는 공정과,Forming a contact hole by forming a third interlayer dielectric layer on the second interlayer dielectric layer and etching the third, second and first interlayer dielectric layers by a contact etching process;
상기 콘택홀을 매립하는 제1폴리실리콘막을 형성하는 공정과,Forming a first polysilicon film to fill the contact hole;
상기 제1폴리실리콘막 상부에 제4층간절연막을 형성하는 공정과,Forming a fourth interlayer insulating film on the first polysilicon film;
저장전극 마스크를 이용한 사진식각공정으로 저장전극으로 예정된 영역 외의 상기 제4층간절연막, 제1폴리실리콘막 및 일정두께의 제3층간절연막을 식각하여 트렌치를 형성하는 공정과,Forming a trench by etching the fourth interlayer insulating film, the first polysilicon film, and the third interlayer insulating film having a predetermined thickness in a photolithography process using a storage electrode mask;
상기 트렌치 측벽에 제2폴리실리콘막 스페이서를 형성하고 상기 제4,3층간절연막을 제거하여 상기 제1폴리실리콘막과 제2폴리실리콘막 스페이서로 이루어진 "H"구조의 저장전극을 형성하는 공정을 포함하는 것과,Forming a storage electrode having an “H” structure formed of the first polysilicon film and the second polysilicon film spacer by forming a second polysilicon film spacer on the sidewalls of the trench and removing the fourth and third interlayer insulating films. Including,
상기 제1층간절연막은 TEOS 나 BPSG 와 같은 절연막으로 형성하고, 상기 제2층간절연막은 PE-TEOS 나 실리콘산화질화막와 같이 상기 제1,3층간절연막과 식각선택비 차이가 큰 절연막으로 형성하고, 상기 제3층간절연막은 PSG 와 같이 유동성이 우수한 절연막으로 형성하는 것과,The first interlayer insulating film is formed of an insulating film such as TEOS or BPSG, and the second interlayer insulating film is formed of an insulating film having a large difference in etching selectivity from the first and third interlayer insulating films, such as PE-TEOS or silicon oxynitride. The third interlayer insulating film is formed of an insulating film having excellent fluidity such as PSG,
상기 제4층간절연막은 상기 제2층간절연막과 높은 식각선택비 차이를 갖는 절연물질로 형성하는 것과,The fourth interlayer insulating film is formed of an insulating material having a high etch selectivity difference from the second interlayer insulating film;
상기 제4층간절연막은 제3층간절연막과 같은 물질로 형성하는 것을 제2특징으로 한다.The fourth interlayer insulating film is formed of the same material as the third interlayer insulating film.
한편, 본 발명의 원리는,On the other hand, the principle of the present invention,
반도체소자의 고집적화에 충분한 정전용량을 확보하기 위하여,In order to ensure a sufficient capacitance for high integration of the semiconductor device,
콘택플러그로 연결된 스택형 저장전극의 내측 하부로 홈이 형성된 우산 구조를 갖는 저장전극을 형성하여 단차의 증가없이 형성하는 것이다.The storage electrode having an umbrella structure having a groove formed in the inner lower portion of the stacked storage electrode connected by the contact plug is formed without increasing the step difference.
또는, 상기 스택형 저장전극의 내측 하부로 홈이 형성된 형태의 저장전극과 같이 상측도 같은 구조를 갖도록 형성하여 "H" 구조를 갖는 저장전극을 갖도록 하는 것이다.Alternatively, the upper side may be formed to have the same structure as the storage electrode having a groove formed in the inner lower portion of the stacked storage electrode to have a storage electrode having an “H” structure.
이하, 첨부된 도면을 참고로 하여 본 발명을 상세히 설명하기로 한다.Hereinafter, the present invention will be described in detail with reference to the accompanying drawings.
도 1a 내지 도 1f 는 본 발명의 제1실시예에 따른 반도체소자의 캐패시터 형성방법을 도시한 단면도이다.1A to 1F are cross-sectional views illustrating a capacitor forming method of a semiconductor device in accordance with a first embodiment of the present invention.
도 1a 를 참조하면, 반도체기판(11)의 활성영역을 정의하는 소자분리막(도시안됨)을 형성하고 상기 활성영역에 게이트전극을 형성한 다음, 그 상부를 평탄화시키는 제1층간절연막(13)을 형성한다.Referring to FIG. 1A, a first isolation layer 13 is formed to form an isolation layer (not shown) defining an active region of the semiconductor substrate 11, form a gate electrode in the active region, and then planarize an upper portion thereof. Form.
이때, 상기 제1층간절연막(13)은 BPSG나 TEOS 막으로 형성한다.In this case, the first interlayer insulating film 13 is formed of a BPSG or TEOS film.
그 다음, 상기 제1층간절연막(13) 상부에 상기 제1층간절연막(13) 높은 식각선택비 차이를 갖는 제2층간절연막(15)을 형성한다.Next, a second interlayer insulating layer 15 having a high etch selectivity difference between the first interlayer insulating layer 13 is formed on the first interlayer insulating layer 13.
이때, 상기 제2층간절연막(15)은 실리콘산화질화막이나 PE-TEOS로 형성한다.In this case, the second interlayer insulating film 15 is formed of a silicon oxynitride film or PE-TEOS.
그 다음, 상기 제2층간절연막(15) 상부를 평탄화시키는 제3층간절연막(17)을 형성한다.Next, a third interlayer insulating film 17 is formed to planarize the upper portion of the second interlayer insulating film 15.
이때, 상기 제3층간절연막(17)은 PSG 와 같이 유동성이 우수한 절연막으로 형성한다.At this time, the third interlayer insulating film 17 is formed of an insulating film having excellent fluidity, such as PSG.
여기서, 상기 제3층간절연막(17)은 비트라인(도시안됨)을 형성한후 그 상부를 평탄화시켜 형성할 수도 있다.The third interlayer insulating layer 17 may be formed by forming a bit line (not shown) and then flattening an upper portion thereof.
그 다음, 저장전극 콘택마스크(도시안됨)를 이용한 사진식각공정으로 상기 제3,2,1층간절연막(17,15,13)을 식각하여 반도체기판(11)의 활성영역을 노출시키는 콘택홀(19)을 형성한다.Next, a contact hole exposing the active region of the semiconductor substrate 11 by etching the third, second, and first interlayer insulating layers 17, 15, and 13 by a photolithography process using a storage electrode contact mask (not shown). 19).
그리고, 상기 콘택홀(19)을 매립하는 제1폴리실리콘막(21)을 전체표면상부에 형성한다.A first polysilicon film 21 filling the contact hole 19 is formed on the entire surface.
그 다음, 상기 제1폴리실리콘막(21) 상부에 감광막패턴(23)을 형성한다. 이때, 상기 감광막패턴(23)은 전체표면상부에 감광막을 도포하고 저장전극 마스크를 이용한 노광 및 현상공정을 패터닝하여 감광막패턴(23)을 형성한 것이다.Next, a photosensitive film pattern 23 is formed on the first polysilicon film 21. In this case, the photoresist pattern 23 is formed by coating a photoresist on the entire surface and patterning an exposure and development process using a storage electrode mask.
도 1b를 참조하면, 상기 감광막패턴(23)을 마스크로 하여 상기 제1폴리실리콘막(21) 및 일정두께의 제3층간절연막(17)을 식각하여 트렌치(25)를 형성하는 동시에 제1폴리실리콘막(21)패턴과 제3층간절연막(17)패턴을 형성한다.Referring to FIG. 1B, the first polysilicon layer 21 and the third interlayer dielectric layer 17 having a predetermined thickness are etched using the photoresist pattern 23 as a mask to form a trench 25 and at the same time a first poly A silicon film 21 pattern and a third interlayer insulating film 17 pattern are formed.
이때, 상기 트렌치(25)는 제1폴리실리콘막(21)패턴과 제3층간절연막(17)패턴이 측벽으로 구비되고, 상기 제3층간절연막(17)이 저부로 구비된 것이다.In this case, the trench 25 includes a first polysilicon layer 21 pattern and a third interlayer dielectric layer 17 pattern as sidewalls, and the third interlayer dielectric layer 17 is formed at a bottom portion thereof.
도 1c 및 도 1d를 참조하면, 상기 트렌치(25)를 포함한 전체표면상부에 제2폴리실리콘막(27)을 일정두께 형성하고 이를 이방성식각하여 상기 트렌치(25) 측벽에 제2폴리실리콘막(27) 스페이서를 형성한다.1C and 1D, a second polysilicon film 27 is formed on the entire surface including the trench 25 at a predetermined thickness and anisotropically etched to form a second polysilicon film on the sidewall of the trench 25. 27) Form a spacer.
이때, 상기 제2폴리실리콘막(27) 스페이서는 상기 제1폴리실리콘막(21)패턴과 접속되어 구비된다.In this case, the second polysilicon layer 27 spacer is connected to the first polysilicon layer 21 pattern.
도 1e를 참조하면, 상기 제1,2폴리실리콘막(21,27) 및 제2층간절연막(15)과의 식각선택비 차이를 이용하여 상기 제3층간절연막(17)패턴을 제거하여 하부에 홈(100)이 구비되는 스택구조의 저장전극(29)을 형성한다.Referring to FIG. 1E, the third interlayer insulating layer 17 pattern is removed by using a difference in etching selectivity between the first and second polysilicon layers 21 and 27 and the second interlayer insulating layer 15. A storage electrode 29 having a stack structure having a groove 100 is formed.
도 1f를 참조하면, 상기 저장전극(29) 표면에 유전체막(31)과 플레이트전극(33)을 형성하여 반도체소자의 고집적화에 충분한 정전용량을 갖는 캐패시터를 형성한다.Referring to FIG. 1F, a dielectric film 31 and a plate electrode 33 are formed on a surface of the storage electrode 29 to form a capacitor having a capacitance sufficient for high integration of a semiconductor device.
도 2a 내지 도 2c는 본 발명의 제2실시예에 따른 반도체소자의 캐패시터 형성방법을 도시한 단면도이다.2A to 2C are cross-sectional views illustrating a method of forming a capacitor of a semiconductor device in accordance with a second embodiment of the present invention.
도 2a 를 참조하면, 반도체기판(11)의 활성영역을 정의하는 소자분리막(도시안됨)을 형성하고 상기 활성영역에 게이트전극을 형성한 다음, 그 상부를 평탄화시키는 제1층간절연막(13)을 형성한다.Referring to FIG. 2A, a first isolation layer 13 is formed to form an isolation layer (not shown) defining an active region of the semiconductor substrate 11, form a gate electrode in the active region, and then planarize an upper portion thereof. Form.
이때, 상기 제1층간절연막(13)은 BPSG나 TEOS 막으로 형성한다.In this case, the first interlayer insulating film 13 is formed of a BPSG or TEOS film.
그 다음, 상기 제1층간절연막(13) 상부에 상기 제1층간절연막(13) 높은 식각선택비 차이를 갖는 제2층간절연막(15)을 형성한다.Next, a second interlayer insulating layer 15 having a high etch selectivity difference between the first interlayer insulating layer 13 is formed on the first interlayer insulating layer 13.
이때, 상기 제2층간절연막(15)은 실리콘산화질화막이나 PE-TEOS로 형성한다.In this case, the second interlayer insulating film 15 is formed of a silicon oxynitride film or PE-TEOS.
그 다음, 상기 제2층간절연막(15) 상부를 평탄화시키는 제3층간절연막(17)을 형성한다.Next, a third interlayer insulating film 17 is formed to planarize the upper portion of the second interlayer insulating film 15.
이때, 상기 제3층간절연막(17)은 PSG 와 같이 유동성이 우수한 절연막으로 형성한다.At this time, the third interlayer insulating film 17 is formed of an insulating film having excellent fluidity, such as PSG.
여기서, 상기 제3층간절연막(17)은 비트라인(도시안됨)을 형성한후 그 상부를 평탄화시켜 형성할 수도 있다.The third interlayer insulating layer 17 may be formed by forming a bit line (not shown) and then flattening an upper portion thereof.
그 다음, 저장전극 콘택마스크(도시안됨)를 이용한 사진식각공정으로 상기 제3,2,1층간절연막(17,15,13)을 식각하여 반도체기판(11)의 활성영역을 노출시키는 콘택홀(19)을 형성한다.Next, a contact hole exposing the active region of the semiconductor substrate 11 by etching the third, second, and first interlayer insulating layers 17, 15, and 13 by a photolithography process using a storage electrode contact mask (not shown). 19).
그리고, 상기 콘택홀(19)을 매립하는 제1폴리실리콘막(21)을 전체표면상부에형성한다.The first polysilicon film 21 filling the contact hole 19 is formed on the entire surface.
그 다음, 상기 제1폴리실리콘막(21) 상부에 제4층간절연막(41)을 형성한다. 이때, 상기 제4층간절연막(41)은 상기 제3층간절연막(17)과 같은 종류의 절연막으로 형성한다.Next, a fourth interlayer insulating film 41 is formed on the first polysilicon film 21. In this case, the fourth interlayer insulating film 41 is formed of an insulating film of the same type as the third interlayer insulating film 17.
그리고, 상기 제4층간절연막(41) 상부에 감광막패턴(43)을 형성한다. 이때, 상기 감광막패턴(43)은 전체표면상부에 감광막을 도포하고 저장전극 마스크를 이용한 노광 및 현상공정을 패터닝하여 감광막패턴(43)을 형성한 것이다.A photosensitive film pattern 43 is formed on the fourth interlayer insulating film 41. In this case, the photoresist pattern 43 is formed by coating a photoresist on the entire surface and patterning an exposure and development process using a storage electrode mask.
도 2b를 참조하면, 상기 감광막패턴(43)을 마스크로 하여 상기 제4층간절연막(41), 제1폴리실리콘막(21) 및 일정두께의 제3층간절연막(17)을 식각하여 트렌치(45)를 형성하는 동시에 제4층간절연막(41)패턴, 제1폴리실리콘막(21)패턴 및 제3층간절연막(17)패턴을 형성한다.Referring to FIG. 2B, the fourth interlayer dielectric layer 41, the first polysilicon layer 21, and the third interlayer dielectric layer 17 having a predetermined thickness are etched using the photoresist pattern 43 as a mask. ), The fourth interlayer insulating film 41 pattern, the first polysilicon film 21 pattern, and the third interlayer insulating film 17 pattern are formed.
이때, 상기 트렌치(45)는 제4층간절연막(41)패턴, 제1폴리실리콘막(21)패턴 및 제3층간절연막(17)패턴이 측벽으로 구비되고, 상기 제3층간절연막(17)이 저부로 구비된 것이다.In this case, the trench 45 includes a fourth interlayer insulating film 41 pattern, a first polysilicon film 21 pattern, and a third interlayer insulating film 17 pattern as sidewalls, and the third interlayer insulating film 17 is formed. It is provided at the bottom.
그 다음, 상기 트렌치(45)를 포함한 전체표면상부에 제2폴리실리콘막(47)을 일정두께 형성한다.Next, a second polysilicon film 47 is formed on the entire surface including the trench 45 at a predetermined thickness.
도 2c를 참조하면, 상기 제2폴리실리콘막(47)을 이방성식각하여 상기 트렌치(45) 측벽에 제2폴리실리콘막(47) 스페이서를 형성한다.Referring to FIG. 2C, the second polysilicon layer 47 is anisotropically etched to form a second polysilicon layer 47 spacer on the sidewalls of the trench 45.
이때, 상기 제2폴리실리콘막(47) 스페이서는 상기 제1폴리실리콘막(21)패턴과 접속되어 구비된다.In this case, the second polysilicon layer 47 spacer is connected to the first polysilicon layer 21 pattern.
그 다음, 상기 제1,2폴리실리콘막(21,47) 및 제2층간절연막(15)과의 식각선택비 차이를 이용하여 상기 제4층간절연막(41)패턴과 제3층간절연막(17)패턴을 제거하여 "H" 구조의 저장전극(49)을 형성한다.Next, the fourth interlayer insulating film 41 pattern and the third interlayer insulating film 17 are formed by using an etching selectivity difference between the first and second polysilicon films 21 and 47 and the second interlayer insulating film 15. The pattern is removed to form the storage electrode 49 having the "H" structure.
후속공정으로, 상기 저장전극(49) 표면에 유전체막(도시안됨)과 플레이트전극(도시안됨)을 형성하여 반도체소자의 고집적화에 충분한 정전용량을 갖는 캐패시터를 형성한다.In a subsequent process, a dielectric film (not shown) and a plate electrode (not shown) are formed on the storage electrode 49 to form a capacitor having a capacitance sufficient for high integration of the semiconductor device.
이상에서 설명한 바와같이 본 발명에 따른 반도체소자의 캐패시터 형성방법은, 반도체소자의 고집적화에 충분한 정전용량을 확보할 수 있도록 캐패시터를 형성하여 반도체소자의 고집적화를 가능하게 하는 효과를 제공한다.As described above, the method for forming a capacitor of a semiconductor device according to the present invention provides an effect of enabling a high integration of a semiconductor device by forming a capacitor so as to secure a sufficient capacitance for high integration of the semiconductor device.
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