KR20030058438A - Word line of semiconductor device and method for manufacturing thereof - Google Patents
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- 239000004065 semiconductor Substances 0.000 title claims abstract description 67
- 238000004519 manufacturing process Methods 0.000 title claims description 10
- 238000000034 method Methods 0.000 title abstract description 8
- 238000002955 isolation Methods 0.000 claims abstract description 66
- 239000000758 substrate Substances 0.000 claims abstract description 45
- 238000005516 engineering process Methods 0.000 description 6
- 238000010586 diagram Methods 0.000 description 5
- 230000005684 electric field Effects 0.000 description 2
- 241000293849 Cordylanthus Species 0.000 description 1
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 1
- 230000015556 catabolic process Effects 0.000 description 1
- 238000013461 design Methods 0.000 description 1
- 238000011161 development Methods 0.000 description 1
- 238000009792 diffusion process Methods 0.000 description 1
- 238000005530 etching Methods 0.000 description 1
- 230000010354 integration Effects 0.000 description 1
- 238000012986 modification Methods 0.000 description 1
- 230000004048 modification Effects 0.000 description 1
- 230000003647 oxidation Effects 0.000 description 1
- 238000007254 oxidation reaction Methods 0.000 description 1
- 238000005498 polishing Methods 0.000 description 1
- 238000007517 polishing process Methods 0.000 description 1
- 238000012827 research and development Methods 0.000 description 1
- 229910052710 silicon Inorganic materials 0.000 description 1
- 239000010703 silicon Substances 0.000 description 1
- 239000000126 substance Substances 0.000 description 1
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- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
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- H10B12/00—Dynamic random access memory [DRAM] devices
- H10B12/30—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells
- H10B12/48—Data lines or contacts therefor
- H10B12/488—Word lines
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
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- H10B12/00—Dynamic random access memory [DRAM] devices
- H10B12/01—Manufacture or treatment
- H10B12/02—Manufacture or treatment for one transistor one-capacitor [1T-1C] memory cells
- H10B12/05—Making the transistor
- H10B12/053—Making the transistor the transistor being at least partially in a trench in the substrate
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Abstract
Description
본 발명은 반도체 소자 및 그 제조 방법에 관한 것으로서, 특히 셀로우 트렌치 소자분리막의 모트(moat)에서 발생하는 트랜지스터의 험프 현상을 줄일 있는 반도체 소자의 워드 라인 및 그 제조 방법에 관한 것이다.BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a semiconductor device and a method of manufacturing the same, and more particularly, to a word line of a semiconductor device and a method of manufacturing the same, which can reduce a hump phenomenon of a transistor generated in a moat of a shallow trench device isolation film.
현재 반도체 소자의 제조기술 발달과 더불어 소자의 고집적화가 진행됨에 따라 소자의 미세화 기술에 대한 연구/개발이 활발하다. 이에 소자사이를 분리하는 소자분리막의 축소는 반도체소자의 미세화 기술에 있어서 중요한 항목중의 하나로 대두되고 있다.With the development of semiconductor device manufacturing technology and high integration of devices, research and development on device miniaturization technology is active. Accordingly, reduction of the device isolation film separating the devices has emerged as one of the important items in the technology for miniaturization of semiconductor devices.
종래의 소자분리는 반도체 기판상에 두꺼운 산화막을 선택적으로 성장시켜 소자분리막을 형성하는 로커스(LOCal Oxidation of Silicon) 기술이 주종을 이루었으나, 측면확산 및 버즈비크(bird's beak)로 인해 더 이상 고집적 소자에서 소자분리막의 폭을 감소시키는데 한계가 있었다.Conventional device isolation is mainly based on LOCal Oxidation of Silicon (LOC) technology to selectively grow a thick oxide film on a semiconductor substrate to form a device isolation film, but due to lateral diffusion and bird's beak, it is no longer highly integrated device There was a limit in reducing the width of the device isolation layer in.
이에 따라, 소자 설계치수가 서브미크론(submicron) 이하로 줄어드는 반도체소자에 있어서는 반도체 기판내 셀로우 트렌치를 형성하여 소자간을 전기적으로 분리하는 소자분리 기술이 적용되었다.Accordingly, in a semiconductor device in which the device design dimension is reduced to submicron or less, a device isolation technology for forming a trench trench in a semiconductor substrate and electrically separating the devices is applied.
셀로우 트렌치의 소자분리 방법은 반도체 기판에 일정한 깊이를 갖는 트렌치를 형성하고 이 트렌치에 산화막을 갭필하고서 화학적기계적연마(Chemical Mechanical Polishing) 공정으로 트렌치내에만 산화막이 남도록 연마하여 소자분리막을 형성하는 기술이다.The device isolation method of the cell trench is a technology of forming a device isolation film by forming a trench having a constant depth in a semiconductor substrate, gap-filling an oxide film in the trench and polishing the oxide film only in the trench by a chemical mechanical polishing process. to be.
도 1은 일반적인 반도체 소자의 트랜지스터 배치를 나타낸 레이아웃도이다. 도 2는 도 1의 A-B선에 의해 절단된 수직 단면도이다.1 is a layout diagram illustrating a transistor arrangement of a general semiconductor device. FIG. 2 is a vertical cross-sectional view taken along line A-B of FIG. 1.
도 1을 참조하면, 종래 기술에 의한 워드 라인(30)은 반도체 기판(1)의 활성 영역(20)뿐만 아니라 셀로우 트렌치 소자분리막(12)이 형성된 소자분리 영역(10)까지 연장되어 배치된다. 특히 워드 라인(30)이 'T'자 패턴 구조를 갖는 경우 'T'자에서 '―' 패턴은 소자분리영역(10)에 배치되고 '|' 패턴은 반도체 기판(1)의 활성 영역(20) 및 소자분리 영역(10)에 걸쳐 배치된다.Referring to FIG. 1, the word line 30 according to the related art extends not only to the active region 20 of the semiconductor substrate 1 but also to the device isolation region 10 in which the shallow trench device isolation layer 12 is formed. . In particular, when the word line 30 has a 'T' pattern structure, the '-' pattern is disposed in the device isolation region 10 in the 'T' character, and the '|' pattern is the active region 20 of the semiconductor substrate 1. ) And device isolation region 10.
그런데 도 2를 참조하면, 종래의 트랜지스터는 반도체 기판(1)의 활성 영역(10)과 소자분리 영역(10)의 경계(24) 부분에서 워드 라인(30)의 험프(hump) 현상이 종종 발생하게 된다. 셀로우 트렌치 소자분리막을 위한 트렌치 식각 공정시 트렌치의 상단 및 하부 코너를 완만하게 해주어 전기적인 누설 특성을 개선하더라도 트렌치 상부 코너의 프로파일은 실제로 반도체 소자가 작동하는 영역이므로 매우 중요하다. 그러므로, 이 트렌치 상부 코너에 게이트 절연막이 얇게 증착되면 이 부분을 통해서 전기적인 경로가 생성되어 마치 두 개의 트랜지스터가 병렬로 있어 낮은 문턱전압을 갖는 트랜지스터가 먼저 턴온되는 식으로 트랜지스터의 서브 문턱전압에서 변곡점이 생성되는데 이를 험프라고 한다.However, referring to FIG. 2, in the conventional transistor, a hump phenomenon of the word line 30 often occurs at the boundary 24 between the active region 10 and the device isolation region 10 of the semiconductor substrate 1. Done. In the trench etching process for the shallow trench isolation layer, even if the top and bottom corners of the trench are smoothed to improve electrical leakage characteristics, the profile of the trench upper corner is very important because the semiconductor device is actually operating. Therefore, when the gate insulating film is thinly deposited in the upper corner of the trench, an electrical path is generated through this portion, so that two transistors are in parallel, so that the transistor having a low threshold voltage is turned on first, and thus the inflection point at the subthreshold voltage of the transistor is turned on. This is called Hump.
이러한 험프 현상은 주로 셀로우 트렌치 소자분리막(12)의 모트(moat) 부근에서 전기장 집중에 따라 트랜지스터의 항복 전압을 낮추어 결국 트랜지스터가 문턱 전압 아래에서 턴온되어 전류가 흐르는 오동작을 일으킨다.This hump phenomenon mainly lowers the breakdown voltage of the transistor as the electric field is concentrated near the moat of the shallow trench device isolation layer 12, and eventually causes the transistor to turn on below the threshold voltage and cause a current to flow.
본 발명의 목적은 상기와 같은 종래 기술의 문제점을 해결하기 위하여 반도체 기판의 활성 영역과 소자분리 영역의 경계 부분에 오버랩되는 패턴의 폭이 증가된 워드 라인에 의해 채널 길이가 증가되고 이로 인해 트랜지스터의 문턱 전압이 높아져 셀로우 트렌치 소자분리막의 모트에서 발생하는 험프 현상이 감소되는 반도체 소자의 워드 라인을 제공하는데 있다.An object of the present invention is to increase the channel length by the word line is increased by the width of the pattern overlapping the boundary between the active region and the device isolation region of the semiconductor substrate in order to solve the problems of the prior art as described above The present invention provides a word line of a semiconductor device in which a threshold voltage is increased to reduce a hump phenomenon occurring in the mort of the shallow trench isolation layer.
본 발명의 다른 목적은 반도체 기판의 활성 영역과 소자분리 영역의 경계 부분에 패턴 폭이 증가된 워드 라인을 배치함으로써 채널 길이가 증가되어 트랜지스터의 문턱 전압이 높아지고 이로 인해 셀로우 트렌치 소자분리막의 모트에서 발생하는 험프 현상이 감소되는 반도체 소자의 워드 라인 제조 방법을 제공하는데 있다.Another object of the present invention is to place a word line with an increased pattern width at the boundary between an active region and a device isolation region of a semiconductor substrate, thereby increasing the channel length, thereby increasing the threshold voltage of the transistor, and thus, in the mode of the shallow trench isolation layer. The present invention provides a method of manufacturing a word line of a semiconductor device in which a hump phenomenon occurs.
상기 목적을 달성하기 위하여 본 발명은 반도체 기판의 활성 영역과 소자분리 영역 상부에 배치된 워드 라인에 있어서, 반도체 기판의 활성 영역과 소자분리 영역의 경계에 'T'자형 워드 라인의 '―' 패턴이 배치되어 워드 라인의 채널 길이를 넓힌다.In order to achieve the above object, the present invention provides a word line disposed on an active region and an isolation region of a semiconductor substrate, and the '-' pattern of the 'T'-shaped word line at the boundary between the active region and the isolation region of the semiconductor substrate. This arrangement extends the channel length of the word line.
상기 목적을 달성하기 위하여 본 발명의 다른 장치는 반도체 기판의 활성 영역과 소자분리 영역 상부에 배치된 워드 라인에 있어서, 반도체 기판의 활성 영역과 소자분리 영역의 경계에 '工'자형 워드 라인의 상/하 '―' 패턴이 배치되어 워드 라인의 채널 길이를 넓힌다.In order to achieve the above object, another apparatus of the present invention is a word line disposed over an active region and a device isolation region of a semiconductor substrate, the image of the 'engine' shaped word line at the boundary between the active region and the device isolation region of the semiconductor substrate; The / h '-' pattern is arranged to widen the channel length of the word line.
상기 다른 목적을 달성하기 위하여 본 발명은 반도체 기판의 활성 영역과 소자분리 영역 상부에 배치된 워드 라인 제조 방법에 있어서, 반도체 기판의 활성 영역과 소자분리 영역을 분리하는 셀로우 트렌치 소자분리막을 형성하는 단계와, 셀로우 트렌치 소자분리막이 형성된 반도체 기판 상부에 게이트 절연막을 형성하는 단계와, 셀로우 트렌치 소자분리막과 그 주변의 반도체 기판 경계에 'T'자의 '―' 패턴이 배치되도록 워드 라인을 형성하여 채널 길이를 넓힌다.In accordance with another aspect of the present invention, there is provided a word line fabrication method disposed over an active region and an isolation region of a semiconductor substrate, the method comprising: forming a trench trench isolation layer that separates the active region and the isolation region from a semiconductor substrate; Forming a gate insulating film on the semiconductor substrate on which the trench trench isolation layer is formed, and forming a word line such that a '-' pattern is disposed at the boundary between the shallow trench isolation layer and the semiconductor substrate Increase the channel length.
상기 다른 목적을 달성하기 위하여 본 발명의 다른 방법은 반도체 기판의 활성 영역과 소자분리 영역 상부에 배치된 워드 라인 제조 방법에 있어서, 반도체 기판의 활성 영역과 소자분리 영역을 분리하는 셀로우 트렌치 소자분리막을 형성하는 단계와, 셀로우 트렌치 소자분리막이 형성된 반도체 기판 상부에 게이트 절연막을 형성하는 단계와, 셀로우 트렌치 소자분리막과 그 주변의 반도체 기판 경계에 각각 '工'자의 상하 '―' 패턴이 배치되도록 워드 라인을 형성하여 채널 길이를 넓히는 단계를 포함한다.According to another aspect of the present invention, a method of manufacturing a word line disposed on an active region and an isolation region of a semiconductor substrate may include a shallow trench isolation layer that separates the active region and the isolation region from a semiconductor substrate. Forming a gate insulating film on the semiconductor substrate on which the trench trench isolation layer is formed, and 'up' and 'down' patterns of '工' are disposed on the boundary between the trench trench isolation layer and the semiconductor substrate Forming a word line to widen the channel length.
도 1은 일반적인 반도체 소자의 트랜지스터 배치를 나타낸 레이아웃도,1 is a layout diagram showing a transistor arrangement of a general semiconductor device;
도 2는 도 1의 A-B선에 의해 절단된 수직 단면도,2 is a vertical cross-sectional view cut by the line A-B of FIG.
도 3은 본 발명의 일 실시예에 따른 반도체 소자의 트랜지스터 배치를 나타낸 레이아웃도,3 is a layout showing transistor arrangement of a semiconductor device according to an embodiment of the present invention;
도 4는 본 발명의 다른 실시예에 따른 반도체 소자의 트랜지스터 배치를 나타낸 레이아웃도.4 is a layout diagram illustrating a transistor arrangement of a semiconductor device in accordance with another embodiment of the present invention.
<도면의 주요부분에 대한 부호의 설명><Description of the code | symbol about the principal part of drawing>
10 : 소자분리 영역 20 : 소자분리 영역10: device isolation region 20: device isolation region
40 : 'T'자형 워드 라인 50 : '工'자형 워드 라인40: 'T' shaped word line 50: '工' shaped word line
이하 첨부된 도면을 참조하여 본 발명의 바람직한 실시예에 대해 설명하고자 한다.Hereinafter, exemplary embodiments of the present invention will be described with reference to the accompanying drawings.
도 3은 본 발명의 일 실시예에 따른 반도체 소자의 트랜지스터 배치를 나타낸 레이아웃도이다. 도 3을 참조하면, 본 발명의 일 실시예는 반도체 기판의 활성 영역(20)과 소자분리 영역(10) 상부에 배치된 워드 라인에 있어서, 반도체 기판의 활성 영역(20)과 소자분리 영역(10)의 경계에 'T'자형 워드 라인(40)의 '―' 패턴이 배치되어 워드 라인(40)의 채널 길이(L')를 넓힌다.3 is a layout diagram illustrating a transistor arrangement of a semiconductor device in accordance with an embodiment of the present invention. Referring to FIG. 3, in an embodiment of the present invention, a word line disposed on an active region 20 and an isolation region 10 of a semiconductor substrate includes an active region 20 and an isolation region of a semiconductor substrate. A '-' pattern of the 'T'-shaped word line 40 is disposed at the boundary of 10 to widen the channel length L' of the word line 40.
상기와 같이 구성된 본 발명의 워드 라인(40)은 다음과 같은 공정에 의해 제조된다.The word line 40 of the present invention configured as described above is manufactured by the following process.
반도체 기판에 활성 영역(20)과 소자분리 영역(10)을 분리하는 셀로우 트렌치 소자분리막을 형성한다.A cell trench trench isolation layer is formed on the semiconductor substrate to separate the active region 20 and the device isolation region 10.
그리고 셀로우 트렌치 소자분리막이 형성된 반도체 기판 상부에 게이트 절연막을 형성한다.A gate insulating film is formed on the semiconductor substrate on which the shallow trench isolation layer is formed.
그런 다음 셀로우 트렌치 소자분리막과 그 주변의 반도체 기판 경계에 'T'자의 '―' 패턴이 배치되도록 워드 라인(40)을 형성하여 채널 길이(L')를 넓힌다.Then, the word line 40 is formed to extend the channel length L 'so that the'-'pattern is disposed at the boundary between the cell trench isolation layer and the semiconductor substrate.
도 4는 본 발명의 다른 실시예에 따른 반도체 소자의 트랜지스터 배치를 나타낸 레이아웃도이다. 도 4를 참조하면, 본 발명의 다른 실시예는 반도체 기판의 활성 영역(20)과 소자분리 영역(10) 상부에 배치된 워드 라인(50)에 있어서, 반도체 기판의 활성 영역(20)과 소자분리 영역(10)의 경계에 '工'자형 워드 라인(50)의 상/하 '―' 패턴(52, 54)이 각각 배치되어 워드 라인(50)의 채널 길이(L')를 넓힌다.4 is a layout diagram illustrating a transistor arrangement of a semiconductor device in accordance with another embodiment of the present invention. Referring to FIG. 4, another exemplary embodiment of the present invention is a word line 50 disposed over an active region 20 and an isolation region 10 of a semiconductor substrate, wherein the active region 20 and an element of the semiconductor substrate are formed. The upper and lower '-' patterns 52 and 54 of the 'engine'-shaped word line 50 are respectively disposed at the boundary of the isolation region 10 to widen the channel length L' of the word line 50.
상기와 같이 구성된 본 발명의 워드 라인(40)은 다음과 같은 공정에 의해 제조된다.The word line 40 of the present invention configured as described above is manufactured by the following process.
반도체 기판에 활성 영역(20)과 소자분리 영역(10)을 분리하는 셀로우 트렌치 소자분리막을 형성한다.A cell trench trench isolation layer is formed on the semiconductor substrate to separate the active region 20 and the device isolation region 10.
그리고 셀로우 트렌치 소자분리막이 형성된 반도체 기판 상부에 게이트 절연막을 형성한다.A gate insulating film is formed on the semiconductor substrate on which the shallow trench isolation layer is formed.
그런 다음 셀로우 트렌치 소자분리막과 그 주변의 반도체 기판 경계에 각각 '工'자의 상하 '―' 패턴(52, 54)이 배치되도록 워드 라인(50)을 형성하여 채널 길이(L')를 넓힌다.Then, the word lines 50 are formed to extend the channel length L 'so that the upper and lower'-'patterns 52 and 54 of the' engineer 'are disposed on the boundary between the trench trench isolation layer and the semiconductor substrate surrounding the trench trench.
그러므로, 상술한 바와 같이 본 발명의 일 실시예 또는 다른 실시예의 워드 라인(40, 50)은 셀로우 트렌치 소자 분리막의 모트에서 험프 현상이 발생하더라도 활성 영역과 소자분리 영역의 경계 부위에서 폭이 넓은 워드 라인(40, 50)의 패턴에 의해 단위 면적당 저항이 낮아져 전계를 낮추어 트랜지스터의 문턱 전압을 낮춘다.Therefore, as described above, the word lines 40 and 50 of one embodiment or the other embodiment of the present invention have a wide width at the boundary between the active region and the isolation region, even if a hump phenomenon occurs in the moat of the shallow trench isolation layer. The patterns of the word lines 40 and 50 lower the resistance per unit area, thereby lowering the electric field to lower the threshold voltage of the transistor.
이상 설명한 바와 같이, 본 발명은 반도체 기판의 활성 영역과 소자분리 영역의 경계 부분에 오버랩되는 패턴의 폭이 증가된 워드 라인에 의해 채널 길이가 증가되고 이로 인해 트랜지스터의 문턱 전압이 높아져 셀로우 트렌치 소자분리막의 모트에서 발생하는 험프 현상이 감소되어 반도체 소자의 수율 및 전기적 특성을 향상시킨다.As described above, according to the present invention, a channel length is increased by a word line having an increased width of a pattern overlapping a boundary between an active region and an isolation region of a semiconductor substrate, thereby increasing the threshold voltage of the transistor, thereby increasing the cell trench trench element. Hump phenomena generated in the mort of the separator are reduced to improve the yield and electrical properties of the semiconductor device.
한편, 본 발명은 상술한 실시예에 국한되는 것이 아니라 후술되는 청구범위에 기재된 본 발명의 기술적 사상과 범주내에서 당업자에 의해 여러 가지 변형이 가능하.On the other hand, the present invention is not limited to the above embodiments, but various modifications are possible by those skilled in the art within the spirit and scope of the present invention described in the claims below.
Claims (4)
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
KR1020010088892A KR20030058438A (en) | 2001-12-31 | 2001-12-31 | Word line of semiconductor device and method for manufacturing thereof |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
KR1020010088892A KR20030058438A (en) | 2001-12-31 | 2001-12-31 | Word line of semiconductor device and method for manufacturing thereof |
Publications (1)
Publication Number | Publication Date |
---|---|
KR20030058438A true KR20030058438A (en) | 2003-07-07 |
Family
ID=32216344
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
KR1020010088892A KR20030058438A (en) | 2001-12-31 | 2001-12-31 | Word line of semiconductor device and method for manufacturing thereof |
Country Status (1)
Country | Link |
---|---|
KR (1) | KR20030058438A (en) |
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Legal Events
Date | Code | Title | Description |
---|---|---|---|
A201 | Request for examination | ||
E902 | Notification of reason for refusal | ||
E601 | Decision to refuse application |