KR20030058170A - 부호분할 다중접속 시스템의 프리앰블 수신기 - Google Patents
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Abstract
본 발명은 부호분할 다중접속 시스템의 프리앰블 수신기에 관한 것으로, 특히 레지스터와 메모리 크기가 한정된 하드웨어에서 할당된 메모리를 낭비없이 최대한 사용하는 것을 목적으로 한다. 이를 위해 본 발명은 기준 클럭마다 다수의 온-타임, 하프-타임 입력 신호를 저장하는 데이터 더블 버퍼와; 기준 클럭의 소정 배수에 해당하는 클럭마다 상기 데이터 더블 버퍼에 저장된 온-타임, 하프-타임 데이터를 번갈아 선택하여 출력하는 다중화기와; 기준 클럭마다 다수의 프리앰블 코드를 저장하는 코드 더블 버퍼와; 상기 다중화기의 반 클럭마다 상기 코드 더블 버퍼에 저장된 데이터를 한 비트씩 쉬프트하여 저장하는 라운드 트립 딜레이 레지스터와; 상기 다중화기로부터 출력되는 데이터와 상기 라운드 트립 딜레이 레지스터로부터 출력되는 데이터를 각 비트별로 곱해서 출력하는 곱셈기와; 상기 곱셈기로부터 출력되는 데이터의 각 비트를 더해서 출력하는 가산기와; 기준 클럭의 소정 배수에 해당하는 클럭마다 상기 가산기로부터 출력되는 데이터와 메모리에 저장된 데이터를 더해 다시 메모리에 저장하는 누산기로 이루어진 것을 특징으로 한다. 따라서, 본 발명은 셀 반경에 따라 수신 가능한 시그니처의 수를 조절하여 하드웨어의 메모리를 낭비없이 모두 사용하게 하는 효과가 있다.
Description
본 발명은 부호분할 다중접속 시스템의 프리앰블 수신기에 관한 것으로, 특히 레지스터와 메모리 크기가 한정된 하드웨어에서 할당된 메모리를 낭비없이 사용하도록 한 부호분할 다중접속 시스템의 프리앰블 수신기에 관한 것이다.
현재 부호분할 다중접속 시스템에서 사용 중인 프리앰블 코드는 일련의 시그니처를 스크램블링 코드로 확산한 코드이고, 이 프리앰블 코드를 수신하는 프리앰블 수신기는 정합 필터와 상관기를 사용하고 있다.
확산되는 일련의 시그니처는 1개이고, 확산은 일련의 시그니처 1비트 당 순차적으로 행해진다. 따라서, 역확산에 필요한 레지스터 크기는 일련의 시그니처 1비트 당 확산 PN 코드 길이이다.
프리앰블 수신기에 사용되는 메모리 크기는 셀 반경과 관계가 있으며 일단 최대 셀 반경에 맞춰진 메모리는 작은 셀 반경의 도심 지역에서는 메모리의 상당 부분을 낭비하게 된다. 그러나, 비동기식 IMT 2000 RACH(Random Access Channel) 프리앰블 코드는 16개의 시그니처가 존재하고 시그니처의 확산 방법이 기존과 상이하다.
여기서, 16개의 시그니처를 살펴보면 아래의 표 1과 같다.
| 프리앰블시그니처 | Value of n | |||||||||||||||
| 0 | 1 | 2 | 3 | 4 | 5 | 6 | 7 | 8 | 9 | 10 | 11 | 12 | 13 | 14 | 15 | |
| P0(n) | 1 | 1 | 1 | 1 | 1 | 1 | 1 | 1 | 1 | 1 | 1 | 1 | 1 | 1 | 1 | 1 |
| P1(n) | 1 | -1 | 1 | -1 | 1 | -1 | 1 | -1 | 1 | -1 | 1 | -1 | 1 | -1 | 1 | -1 |
| P2(n) | 1 | 1 | -1 | -1 | 1 | 1 | -1 | -1 | 1 | 1 | -1 | -1 | 1 | 1 | -1 | -1 |
| P3(n) | 1 | -1 | -1 | 1 | 1 | -1 | -1 | 1 | 1 | -1 | -1 | 1 | 1 | -1 | -1 | 1 |
| P4(n) | 1 | 1 | 1 | 1 | -1 | -1 | -1 | -1 | 1 | 1 | 1 | 1 | -1 | -1 | -1 | -1 |
| P5(n) | 1 | -1 | 1 | -1 | -1 | 1 | -1 | 1 | 1 | -1 | 1 | -1 | -1 | 1 | -1 | 1 |
| P6(n) | 1 | 1 | -1 | -1 | -1 | -1 | 1 | 1 | 1 | 1 | -1 | -1 | -1 | -1 | 1 | 1 |
| P7(n) | 1 | -1 | -1 | 1 | -1 | 1 | 1 | -1 | 1 | -1 | -1 | 1 | -1 | 1 | 1 | -1 |
| P8(n) | 1 | 1 | 1 | 1 | 1 | 1 | 1 | 1 | -1 | -1 | -1 | -1 | -1 | -1 | -1 | -1 |
| P9(n) | 1 | -1 | 1 | -1 | 1 | -1 | 1 | -1 | -1 | 1 | -1 | 1 | -1 | 1 | -1 | 1 |
| P10(n) | 1 | 1 | -1 | -1 | 1 | 1 | -1 | -1 | -1 | -1 | 1 | 1 | -1 | -1 | 1 | 1 |
| P11(n) | 1 | -1 | -1 | 1 | 1 | -1 | -1 | 1 | -1 | 1 | 1 | -1 | -1 | 1 | 1 | -1 |
| P12(n) | 1 | 1 | 1 | 1 | -1 | -1 | -1 | -1 | -1 | -1 | -1 | -1 | 1 | 1 | 1 | 1 |
| P13(n) | 1 | -1 | 1 | -1 | -1 | 1 | -1 | 1 | -1 | 1 | -1 | 1 | 1 | -1 | 1 | -1 |
| P14(n) | 1 | 1 | -1 | -1 | -1 | -1 | 1 | 1 | -1 | -1 | 1 | 1 | 1 | 1 | -1 | -1 |
| P15(n) | 1 | -1 | -1 | 1 | -1 | 1 | 1 | -1 | -1 | 1 | 1 | -1 | 1 | -1 | -1 | 1 |
이 시그니처의 확산 방법을 살펴보면 시그니처가 256번 반복한 상태에서 4096 길이를 갖는 스크램블링 코드로 확산이 되기 때문에 프리앰블 수신기에서 역확산에 필요한 레지스터 크기는 4096이 된다.
이를 수학식으로 표현하면 아래와 같다.
프리앰블 코드 :, k=0,1,2,3, ...,4095
스크램블링 코드 :, i=0,1, ...,4095
시그니처 :, i=0,1, ...,4095
또한, 시그니처가 16개이기 때문에 메모리의 개수는 기존 부호분할 다중접속 시스템보다 16배가 더 필요하게 된다.
따라서, 하드웨어 측면에서 메모리의 상당한 크기를 차지하게 된다.
따라서, 본 발명은 상기와 같은 문제점을 감안하여 창안한 것으로, 상기 프리앰블 수신기를 만드는데 가장 큰 제약인 메모리와 레지스터 크기를 셀 반경에 따라 수신 가능한 시그니처 수를 조절함으로써 레지스터나 메모리의 모든 부분을 낭비없이 사용할 수 있도록 한 부호분할 다중접속 시스템의 프리앰블 수신기를 제공함에 그 목적이 있다.
도 1은 본 발명 부호분할 다중접속 시스템의 프리앰블 수신기에서 최소 셀 반경을 갖는 1개 시그니처 검출기의 I-채널 역확산기에 대한 구성을 보인 블록도.
**도면의 주요부분에 대한 부호의 설명**
20, 30 : 데이터 더블 버퍼 51~58 : 다중화기
60 : 프리앰블 코드 70, 80 : 코드 더블 버퍼
100 : 128 비트 쉬프트 레지스터 121~128 : 8비트 가산기
170 : 메모리
상기와 같은 목적을 달성하기 위한 본 발명은, 기준 클럭마다 다수의 온-타임, 하프-타임 입력 신호를 저장하는 데이터 더블 버퍼와; 기준 클럭의 소정 배수에 해당하는 클럭마다 상기 데이터 더블 버퍼에 저장된 온-타임, 하프-타임 데이터를 번갈아 선택하여 출력하는 다중화기와; 기준 클럭마다 다수의 프리앰블 코드를 저장하는 코드 더블 버퍼와; 상기 다중화기의 반 클럭마다 상기 코드 더블 버퍼에 저장된 데이터를 한 비트씩 쉬프트하여 저장하는 라운드 트립 딜레이 레지스터와; 상기 다중화기로부터 출력되는 데이터와 상기 라운드 트립 딜레이 레지스터로부터 출력되는 데이터를 각 비트별로 곱해서 출력하는 곱셈기와; 상기 곱셈기로부터 출력되는 데이터의 각 비트를 더해서 출력하는 가산기와; 기준 클럭의 소정 배수에 해당하는 클럭마다 상기 가산기로부터 출력되는 데이터와 메모리에 저장된 데이터를 더해 다시 메모리에 저장하는 누산기로 구성한 것을 특징으로 한다.
이하, 본 발명에 따른 일실시예를 첨부한 도면을 참조하여 상세히 설명하면다음과 같다.
역확산에 사용되는 코드는 시그니처 코드와 스크램블링 코드의 곱 코드이고 길이가 4096이다. 이 코드에 적합한 정합 필터를 만들어 역확산시키는 구조에서는 가산기의 숫자가 커지고, 이에 따라 1 클럭 딜레이를 초래한다.
이 문제를 해결하기 위해서 본 발명은 클럭 속도를 높히고, 가산기를 설계할 때 시간을 공유하는 방법을 이용한다.
본 발명에서는 chipx8(1/(3.84e6*8)sec) 클럭을 사용하고, 검출 분해능을 반(half) 칩으로 설정하고 최소 셀 반경을 5km로 하고 프리앰블 수신기를 설계한다.
최소 셀 반경을 갖는 1개 시그니처 검출기의 I-채널 역확산기는 다음과 같다.
도 1은 본 발명 부호분할 다중접속 시스템의 프리앰블 수신기에서 최소 셀 반경을 갖는 1개 시그니처 검출기의 I-채널 역확산기에 대한 구성을 보인 블록도로서, 이에 도시된 바와 같이 chipx1 클럭마다 16개의 온-타임, 하프-타임 입력 신호를 저장하는 데이터 더블 버퍼(20, 30)와; chipx8 클럭마다 상기 데이터 더블 버퍼(20, 30)에 저장된 온-타임, 하프-타임 데이터를 번갈아 선택하여 출력하는 다중화기(51~58)와; chipx1 클럭마다 16개의 프리앰블 코드를 저장하는 코드 더블 버퍼(70, 80)와; chipx4 클럭마다 상기 코드 더블 버퍼(70, 80)에 저장된 데이터를 한 비트씩 쉬프트하여 저장하는 16 비트 쉬프트 레지스터(90)와 128 비트 쉬프트 레지스터(100)와; 상기 다중화기(51~58)로부터 출력되는 데이터와 상기 16 비트 쉬프트 레지스터(90)로부터 출력되는 데이터를 각 비트별로 곱해서 출력하는 곱셈기(111~118)와; 상기 곱셈기(111~118)로부터 출력되는 데이터의 각 비트를 더해서 출력하는 가산기(121~128, 131~134, 141, 142, 150)와; chipx8 클럭마다 상기 가산기(121~128, 131~134, 141, 142, 150)로부터 출력되는 데이터와 메모리(170)에 저장된 데이터를 더해 다시 메모리(170)에 저장하는 16 비트 가산기(160)로 구성된 것으로 본 발명의 일실시예를 설명한다.
데이터 더블 버퍼(20, 30)는 chipx1 클럭마다 16개의 온-타임, 하프-타임 입력 신호를 각각 저장하며 16 개의 칩이 데이터 더블 버퍼(20, 30)에 다 차면 스위칭된다.
이때, 코드 더블 버퍼(70, 80)는 chipx1 클럭마다 프리앰블 코드(60)를 1 비트씩 저장하고 16 비트 쉬프트 레지스터(90)에 출력한다.
상기 16 비트 쉬프트 레지스터(90)와 이에 직렬로 연결된 128 비트 쉬프트 레지스터(100)는 chipx4 클럭마다 1비트씩 데이터를 쉬프트하여 저장한다.
상기 데이터 더블 버퍼(20, 30)에 저장된 데이터는 임시 16 비트 레지스터(40)에 저장되고 온-타임 데이터와 하프-타임 데이터는 chipx8 클럭마다 다중화기(51~58)에 의해 번갈아 가면서 선택된다.
곱셈기(111~118)는 chipx8 클럭마다 온-타임 데이터 또는 하프-타임 데이터를 상기 16 비트 쉬프트 레지스터(90)에 저장된 데이터와 곱한다.
I-채널에서 8개의 8 비트 가산기(121~128)는 상기 곱셈기(111~118)로부터 출력되는 2개의 7비트 데이터를 더해 4개의 9 비트 가산기(131~134)에 출력하고, 이4개의 9 비트 가산기(131~134)는 2개의 8 비트 데이터를 더해 2개의 10 비트 가산기(141, 142)에 출력하고, 이 2개의 10 비트 가산기(141, 142)는 2개의 10 비트 데이터를 더해 11 비트 가산기(150)에 출력한다.
16 비트 가산기(160)는 chipx8 클럭마다 상기 11 비트 가산기(150)로부터 출력되는 11 비트 데이터와 메모리에 저장된 16 비트 데이터를 더해 다시 메모리(170)에 저장한다.
상기 메모리(170)는 chipx8 클럭마다 주소를 순차적으로 증가시키며 입력되는 16 비트 데이터를 저장한다.
상기 과정은 32*8=256 클럭 동안 계속되고, 역확산된 값은 메모리에 순차적으로 저장된다. 또한, 라운드 트립 딜레이를 위한 128 비트 쉬프트 레지스터(100)가 사용되었으며 이는 셀 반경이 5km일 때 128 개의 칩을 저장시키기 위해서이다.
메모리(170)에 순차적으로 역확산된 값이 모두 저장된 후, 다음 데이터 더블 버퍼(20, 30)의 데이터와 16 비트 쉬프트 레지스터(90)의 프리앰블 코드의 역확산 값이 메모리(170)에 저장된 값과 더해져 다시 메모리(170)에 저장된다.
여기에 사용된 데이터 더블 버퍼(20, 30)의 크기는 7(입력 신호 비트)*16*2(온-타임, 하프-타임)*2(I, Q 채널)이며, 가산기 수는 I, Q 채널 모두 포함해서 8 비트 가산기 16 개, 9 비트 가산기 8 개, 10 비트 가산기 4 개, 11 비트 가산기 2개, 16 비트 가산기 2 개이다.
상기 가산기의 총 수는 시간 공유를 하지 않는 수신기에서 필요한 가산기 수 8 비트 가산기 4096 개, 9 비트 가산기 2048 개, ...와 비교하면 상당히 작아진 것을 알 수 있다.
메모리 크기는 16(비트)*128(라운드 트립 딜레이)*2(온-타임, 하프-타임)*2(I, Q 채널)이다.
최소 셀 반경이 5km일 때 16개의 시그니처를 찾기 위해서는 위에서 설명한 버퍼, 쉬프트 레지스터, 메모리가 16 배가 더 필요로 하게 된다.
하드웨어 메모리 크기가 {셀 반경 5km, 16 개의 시그니처}로 제한되어 있는 상황에서 {셀 반경 10km, 8 개의 시그니처}, { 셀 반경 20km, 4 개의 시그니처} {셀 반경 40km, 2 개의 시그니처}를 지원할 수 있게 한 것이 본 발명의 핵심이다.
{셀 반경 10km, 8 개의 시그니처}를 지원하는 프리앰블 수신기는 {셀 반경 5km, 16 개의 시그니처}를 지원하는 프리앰블 수신기에서 2 개의 검출기를 짝을 이루게 하여 1 개의 검출기를 구성한다.
첫 번째 검출기는 변함이 없고, 두 번째 검출기는 셀 반경 10km이므로 라운드 트립 딜레이 0~255 칩 중 128~255 칩을 찾는다. 이를 위해 두 번째 검출기의 모든 동작 시작점을 첫 번째 검출기의 동작 시작점보다 128 칩 뒤로 설정하면 된다.
{셀 반경 20km, 4 개의 시그니처}를 지원하는 프리앰블 수신기는 {셀 반경 5km, 16 개의 시그니처}를 지원하는 프리앰블 수신기에서 4 개의 검출기를 짝을 이루게 하여 1 개의 검출기를 구성한다.
첫 번째 검출기는 변함이 없고, 두 번째 검출기는 셀 반경 20km일 때 라운드 트립 딜레이 0~511 칩 중 128~255 칩을, 세 번째 검출기는 256~383 칩을, 네 번째 검출기는 384~511 칩을 찾게 된다.
이를 위해 두 번째 검출기, 세 번째 검출기, 네 번째 검출기의 모든 동작 시작점을 첫 번째 검출기의 동작 시작점보다 각각 128 칩, 256 칩, 384 칩 뒤로 설정하면 된다.
{셀 반경 40km, 2 개의 시그니처}를 지원하는 프리앰블 수신기는 {셀 반경 5km, 16 개의 시그니처}를 지원하는 프리앰블 수신기에서 8 개의 검출기를 짝을 이루게 하여 1 개의 검출기를 구성한다.
첫 번째, 두 번째, 세 번째, 네 번째 검출기는 {셀 반경 20km, 4 개의 시그니처}를 지원하는 프리앰블 수신기의 설정과 같고, 다섯 번째 검출기는 셀 반경 40km일 때 라운드 트립 딜레이 0~1023 칩 중 512~639 칩을 여섯 번째 검출기는 640~767 칩을, 일곱 번째 검출기는 768~895 칩을 여덟 번째 검출기는 896~1023 칩을 찾게 된다.
이를 위해 두 번째, 세 번째, 네 번째, 다섯 번째, 여섯 번째, 일곱 번째, 여덟 번째 검출기의 동작 시작점을 첫 번째 검출기의 동작 시작점보다 각각 128 칩, 256 칩, 384 칩, 512 칩, 640 칩, 768 칩, 896 칩 뒤로 설정하면 된다.
프리앰블 수신기는 4096 개의 누산이 셀 반경에 따른 라운드 트립 딜레이 구간동안 모두 끝나면 I, Q 채널의 메모리 값을 각각 순차적으로 제곱 후 합산하여 에너지 값을 구하여 라운드 트립 딜레이를 찾는다.
이상에서 상세히 설명한 바와 같이, 본 발명은 셀 반경에 따라 수신 가능한 시그니처의 수를 조절하여 하드웨어의 메모리를 낭비없이 모두 사용하게 하는 효과가 있다.
또한, 시간 공유 방법을 사용하여 가산기의 수를 줄이므로 전체 전력 소모도 줄어드는 효과가 있다.
Claims (3)
- 기준 클럭마다 다수의 온-타임, 하프-타임 입력 신호를 저장하는 데이터 더블 버퍼와; 기준 클럭의 소정 배수에 해당하는 클럭마다 상기 데이터 더블 버퍼에 저장된 온-타임, 하프-타임 데이터를 번갈아 선택하여 출력하는 다중화기와; 기준 클럭마다 다수의 프리앰블 코드를 저장하는 코드 더블 버퍼와; 상기 다중화기의 반 클럭마다 상기 코드 더블 버퍼에 저장된 데이터를 한 비트씩 쉬프트하여 저장하는 라운드 트립 딜레이 레지스터와; 상기 다중화기로부터 출력되는 데이터와 상기 라운드 트립 딜레이 레지스터로부터 출력되는 데이터를 각 비트별로 곱해서 출력하는 곱셈기와; 상기 곱셈기로부터 출력되는 데이터의 각 비트를 더해서 출력하는 가산기와; 기준 클럭의 소정 배수에 해당하는 클럭마다 상기 가산기로부터 출력되는 데이터와 메모리에 저장된 데이터를 더해 다시 메모리에 저장하는 누산기로 구성된 것을 특징으로 하는 부호분할 다중접속 시스템의 프리앰블 수신기.
- 제1항에 있어서, 상기 라운드 트립 딜레이 레지스터의 비트 수는 최소 셀 반경을 지원하는 칩 수에 일치하게 구성된 것을 특징으로 하는 부호분할 다중접속 시스템의 프리앰블 수신기.
- 제1항에 있어서, 상기 메모리는 라운드 트립 딜레이에 비례하게 설계되어 최소 셀 반경을 지원하는 검출기가 이 최소 셀 반경의 소정 배수를 지원할 때 검출기의 동작 시작점이 시스템에서 지원하는 시그니처의 개수를 상기 소정 배수로 나눈 간격마다 설정되게 구성된 것을 특징으로 하는 부호분할 다중접속 시스템의 프리앰블 수신기.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1020010088562A KR100767418B1 (ko) | 2001-12-29 | 2001-12-29 | 부호분할 다중접속 시스템의 프리앰블 수신기 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1020010088562A KR100767418B1 (ko) | 2001-12-29 | 2001-12-29 | 부호분할 다중접속 시스템의 프리앰블 수신기 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| KR20030058170A true KR20030058170A (ko) | 2003-07-07 |
| KR100767418B1 KR100767418B1 (ko) | 2007-10-17 |
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ID=32216086
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| KR1020010088562A KR100767418B1 (ko) | 2001-12-29 | 2001-12-29 | 부호분할 다중접속 시스템의 프리앰블 수신기 |
Country Status (1)
| Country | Link |
|---|---|
| KR (1) | KR100767418B1 (ko) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100830501B1 (ko) * | 2004-02-06 | 2008-05-20 | 엘지전자 주식회사 | 부호분할 다중접속 통신시스템의 프리앰블 코드 수신기 및수신방법 |
Family Cites Families (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100830501B1 (ko) * | 2004-02-06 | 2008-05-20 | 엘지전자 주식회사 | 부호분할 다중접속 통신시스템의 프리앰블 코드 수신기 및수신방법 |
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2001
- 2001-12-29 KR KR1020010088562A patent/KR100767418B1/ko not_active IP Right Cessation
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| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100830501B1 (ko) * | 2004-02-06 | 2008-05-20 | 엘지전자 주식회사 | 부호분할 다중접속 통신시스템의 프리앰블 코드 수신기 및수신방법 |
Also Published As
| Publication number | Publication date |
|---|---|
| KR100767418B1 (ko) | 2007-10-17 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| N231 | Notification of change of applicant | ||
| A201 | Request for examination | ||
| E701 | Decision to grant or registration of patent right | ||
| GRNT | Written decision to grant | ||
| FPAY | Annual fee payment |
Payment date: 20120926 Year of fee payment: 6 |
|
| FPAY | Annual fee payment |
Payment date: 20130924 Year of fee payment: 7 |
|
| LAPS | Lapse due to unpaid annual fee |