KR20030056884A - Method for Fabricating Capacitor of Semiconductor Memory Device - Google Patents
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Abstract
Description
본 발명은 반도체 메모리 장치의 제조방법에 관한 것으로 특히, 캐패시터 유전막의 막질을 향상시키어 캐패시터의 누설 전류를 감소시키기 위한 반도체 메모리 장치의 캐패시터 제조방법에 관한 것이다.BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a method of manufacturing a semiconductor memory device, and more particularly, to a method of manufacturing a capacitor of a semiconductor memory device for improving a film quality of a capacitor dielectric film to reduce leakage current of a capacitor.
이하, 첨부된 도면을 참조하여 종래 기술에 따른 반도체 메모리 장치의 캐패시터 제조방법을 설명하면 다음과 같다.Hereinafter, a capacitor manufacturing method of a semiconductor memory device according to the prior art will be described with reference to the accompanying drawings.
도 1a 내지 도 1c는 종래 기술에 따른 캐패시터 제조공정 단면도이다.1A to 1C are cross-sectional views of a capacitor manufacturing process according to the prior art.
종래의 캐패시터 제조방법은 우선, 도 1a에 도시된 바와 같이 비트라인(미도시)이 형성된 반도체 기판(11)상에 층간 절연막(12)을 형성하고, 상기 반도체 기판(11)이 노출되도록 상기 층간 절연막(12)을 선택적으로 제거하여 복수개의 콘택홀을 형성한다.In a conventional capacitor manufacturing method, first, as shown in FIG. 1A, an interlayer insulating film 12 is formed on a semiconductor substrate 11 on which a bit line (not shown) is formed, and the interlayer is exposed so that the semiconductor substrate 11 is exposed. The insulating film 12 is selectively removed to form a plurality of contact holes.
이어, 상기 콘택홀에 도전성 물질을 매립하여 플러그(13)를 형성한다.Subsequently, a plug 13 is formed by filling a conductive material in the contact hole.
이어, 상기 반도체 기판(11)의 표면상에 실리콘 질화막(SiN)(14)을 형성하고, 상기 실리콘 질화막(14)상에 소정 두께의 TEOS(Tetra Ethyl Ortho Silicate)막(15)과, 하드 마스크막(16)을 차례로 형성한다.Next, a silicon nitride film (SiN) 14 is formed on the surface of the semiconductor substrate 11, and a TEOS (Tetra Ethyl Ortho Silicate) film 15 having a predetermined thickness and a hard mask are formed on the silicon nitride film 14. The film 16 is formed in sequence.
이때, 상기 하드 마스크막(16)은 차후 식각 공정시 상기 TEOS막(15)의 두께가 두꺼워서 포토레지스트만을 마스크로하여 공정을 진행하기 어렵기 때문에 증착하는 막으로, 통상적으로 폴리 실리콘(Poly-Si)막을 이용한다.At this time, the hard mask film 16 is a film deposited because the thickness of the TEOS film 15 is thick during the subsequent etching process, so that the process is difficult to proceed using only the photoresist as a mask. Use a film.
이어, 상기 하드 마스크막(16)상에 포토레지스트(17)를 도포하고, 노광 및 현상 공정으로 상기 플러그(13) 및 그에 인접한 영역 상부의 상기 하드 마스크막(16)이 노출되도록 상기 포토레지스트(17)를 선택적으로 패터닝한다.Subsequently, the photoresist 17 is coated on the hard mask layer 16, and the photoresist is exposed to expose the plug 13 and the hard mask layer 16 over the region adjacent to the plug 13 in an exposure and development process. Selectively pattern 17).
이어, 도 1b에 도시된 바와 같이, 상기 패터닝된 포토레지스트(17)를 마스크로 상기 플러그(13) 및 그에 인접한 층간 절연막(12)이 노출되도록 상기 하드 마스크막(16)과, TEOS막(15)과, 실리콘 질화막(14)을 선택적으로 제거하여 캐패시터 영역을 정의한다.Subsequently, as shown in FIG. 1B, the hard mask layer 16 and the TEOS layer 15 are exposed to expose the plug 13 and the interlayer insulating layer 12 adjacent thereto using the patterned photoresist 17 as a mask. And the silicon nitride film 14 are selectively removed to define a capacitor region.
이어, 상기 포토레지스트(17)를 제거한 후, 상기 전표면상에 캐패시터 하부 전극(18)을 형성한다.Subsequently, after the photoresist 17 is removed, the capacitor lower electrode 18 is formed on the entire surface.
이때, 상기 캐패시터 하부 전극(18)용 물질로는 비정질 실리콘(a-Si)막 또는 폴리 실리콘막(Poly-Si)을 이용한다.In this case, an amorphous silicon (a-Si) film or a poly-silicon film (Poly-Si) is used as the material for the capacitor lower electrode 18.
이어, 도 1c에 도시된 바와 같이 상기 캐패시터 하부 전극의 표면에 HSG(Hemi-Sphere Grain)(19)를 형성한 후, 전처리 공정을 실시한다.Subsequently, HSG (Hemi-Sphere Grain) 19 is formed on the surface of the capacitor lower electrode as shown in FIG. 1C, and then a pretreatment process is performed.
이어, 상기 캐패시터 하부 전극(18)상에 Ta를 포함하는 막 예를 들어, Ta2O5막으로 유전막(20)을 형성한다.Subsequently, a dielectric film 20 is formed on the capacitor lower electrode 18 using a Ta-containing film, for example, a Ta 2 O 5 film.
이때, 상기 유전막(20)은 그 형성시 사용되는 전구체(Precursor)의 탄소 불순물을 함유하고 형성되게 된다.At this time, the dielectric layer 20 is formed to contain the carbon impurity of the precursor (Precursor) used in the formation.
이어, O2또는 N2O 가스 분위기에서 열처리하는 방법 또는 UV(Ultra Violet) 오존(Ozone)을 이용한 방법 중 어느 하나를 이용하여 상기 유전막(20)을 후처리한다.Subsequently, the dielectric film 20 is post-processed using any one of a method of heat treatment in an O 2 or N 2 O gas atmosphere or a method using UV (Ultra Violet) ozone (Ozone).
이어, 도면에는 도시하지 않았지만 후속 공정으로 상기 유전막(20)상에 캐패시터 상부 전극을 형성하고, 셀간 캐패시터 분리 공정을 실시하여 종래 기술에 따른 캐패시터를 완성한다.Subsequently, although not shown in the drawings, a capacitor upper electrode is formed on the dielectric layer 20 in a subsequent process, and a capacitor separation process between cells is performed to complete a capacitor according to the prior art.
그러나, 상기와 같은 종래의 반도체 메모리 장치의 캐패시터 제조방법은 O2또는 N2O 가스 분위기의 열처리 방법이나 UV 오존을 이용한 후처리 방법으로는 캐패시터의 유전막에 존재하는 탄소 불순물이 원활하게 제거하지 못하기 때문에 탄소 불순물에 의해 축전용량이 저하되고 누설전류가 증가되는 문제점이 있다.However, the conventional method of manufacturing a capacitor of a semiconductor memory device as described above does not remove carbon impurities present in the dielectric film of the capacitor smoothly by heat treatment in an O 2 or N 2 O gas atmosphere or post-treatment using UV ozone. Therefore, there is a problem that the capacitance decreases and the leakage current increases due to carbon impurities.
본 발명은 상기와 같은 문제점을 해결하기 위하여 안출한 것으로 캐패시터의 축전 용량을 향상시키고 누설 전류를 감소시키어 고집적 소자에 대한 공정 안정성을 향상시키기에 적합한 반도체 메모리 장치의 캐패시터 제조방법을 제공하는데 그 목적이 있다.Disclosure of Invention The present invention has been made to solve the above problems, and an object of the present invention is to provide a method for manufacturing a capacitor of a semiconductor memory device suitable for improving the capacitance of the capacitor and reducing the leakage current to improve the process stability for the highly integrated device. have.
도 1a 내지 도 1c는 종래 기술에 따른 캐패시터 제조공정 단면도1A to 1C are cross-sectional views of a capacitor manufacturing process according to the prior art
도 2a 내지 도 2c는 본 발명의 실시예에 따른 캐패시터 제조공정 단면도2A to 2C are cross-sectional views of a capacitor manufacturing process according to an embodiment of the present invention.
도면의 주요 부분에 대한 부호 설명Explanation of symbols for the main parts of drawings
21 : 반도체 기판 22 : 층간 절연막21 semiconductor substrate 22 interlayer insulating film
23 : 플러그 24 : 실리콘 질화막23 plug 24 silicon nitride film
25 : TEOS막 26 : 하드 마스크막25 TEOS film 26 Hard mask film
27 : 포토레지스트 28 : 캐패시터 하부 전극27 photoresist 28 capacitor lower electrode
29 : HSG 30 : 유전막29: HSG 30: dielectric film
상기와 같은 목적을 달성하기 위한 본 발명에 따른 반도체 메모리 장치의 캐패시터 제조방법은 플러그가 형성된 절연 기판상에 캐패시터 하부 전극을 형성하는 단계와, 상기 하부 전극상에 유전막을 형성하는 단계와, 수소와 산소를 포함하는 가스 분위기에서 상기 유전막을 열산화하여 상기 유전막에 포함된 탄소 불순물을 제거하는 단계를 포함하여 형성함을 특징으로 한다.According to another aspect of the present invention, there is provided a method of manufacturing a capacitor of a semiconductor memory device, the method comprising: forming a capacitor lower electrode on an insulating substrate having a plug, forming a dielectric layer on the lower electrode, And thermally oxidizing the dielectric film in a gas atmosphere containing oxygen to remove carbon impurities included in the dielectric film.
이하, 첨부된 도면을 참조하여 본 발명에 따른 반도체 메모리 장치의 캐패시터 제조방법을 설명하면 다음과 같다.Hereinafter, a method of manufacturing a capacitor of a semiconductor memory device according to the present invention will be described with reference to the accompanying drawings.
도 2a 내지 도 2c는 본 발명의 실시예에 따른 캐패시터 제조공정 단면도이다.2A to 2C are cross-sectional views of a capacitor manufacturing process according to an embodiment of the present invention.
본 발명에 따른 반도체 메모리 장치의 캐패시터 제조방법은 우선, 도 2a에 도시된 바와 같이, 비트라인(미도시)이 형성된 반도체 기판(21)상에 소정 두께의 층간 절연막(22)을 형성하고 포토 및 식각 공정으로 상기 반도체 기판(21)의 일정 부분이 노출되도록 상기 층간 절연막(22)을 선택적으로 제거하여 콘택홀을 형성한다.In the method of manufacturing a capacitor of a semiconductor memory device according to the present invention, first, as shown in FIG. 2A, an interlayer insulating film 22 having a predetermined thickness is formed on a semiconductor substrate 21 on which bit lines (not shown) are formed. A contact hole is formed by selectively removing the interlayer insulating layer 22 so that a portion of the semiconductor substrate 21 is exposed by an etching process.
이어, 상기 콘택홀에 도전성 물질을 매립하여 플러그(23)를 형성하고, 전표면상에 실리콘 질화막(SiN)(24)을 증착한다.Subsequently, a plug 23 is formed by filling a conductive material in the contact hole, and a silicon nitride layer (SiN) 24 is deposited on the entire surface.
이어, 상기 실리콘 질화막(24)상에 소정 두께의 TEOS막(25)과 하드 마스크막(26)을 차례로 형성한다.Subsequently, the TEOS film 25 and the hard mask film 26 having a predetermined thickness are sequentially formed on the silicon nitride film 24.
여기서, 상기 하드 마스크막(26)은 폴리 실리콘막(Poly-Si)으로, 차후 식각 공정시 상기 TEOS막(25)의 두께가 두꺼워서 포토레지스트만을 마스크로하여 공정을 진행하기 어렵기 때문에 증착하는 막이다.Here, the hard mask layer 26 is a poly-silicon film (Poly-Si), the thickness of the TEOS film 25 during the subsequent etching process is thick, because the process is difficult to proceed with only the photoresist as a mask to deposit the film to be.
이어, 상기 하드 마스크막(26)상에 포토레지스트(27)를 도포하고 노광 및 현상 공정으로 상기 플러그(23) 및 그에 인접한 영역 상부의 상기 하드 마스크막(26)이 노출되도록 상기 포토레지스트(27)를 선택적으로 패터닝한다.Subsequently, the photoresist 27 is coated on the hard mask layer 26, and the photoresist 27 is exposed to expose the plug 23 and the hard mask layer 26 over the region adjacent to the plug 23 by an exposure and development process. ) Is optionally patterned.
이어, 도 2b에 도시된 바와 같이 패티닝된 포토레지스트(27)를 마스크로 상기 하드 마스크막(26)과, TEOS막(25)과, 실리콘 질화막(24)을 차례로 제거하여 캐패시터 영역을 정의한다.Next, as shown in FIG. 2B, the hard mask layer 26, the TEOS layer 25, and the silicon nitride layer 24 are sequentially removed using the patterned photoresist 27 as a mask to define a capacitor region. .
이어, 상기 포토레지스트(27)를 제거한 후, 화학기상증착법 또는 졸-겔법을 이용하여 상기 전표면상에 캐패시터 하부 전극(28)을 형성한다.Subsequently, after the photoresist 27 is removed, the capacitor lower electrode 28 is formed on the entire surface by chemical vapor deposition or sol-gel.
이때, 상기 캐패시터 하부 전극(28)용 물질로는 비정질 실리콘막(a-Si) 또는 폴리 실리콘(Poly-Si)을 이용한다.In this case, an amorphous silicon film (a-Si) or polysilicon (Poly-Si) is used as the material for the capacitor lower electrode 28.
이어, 도 2c에 도시된 바와 같이 상기 캐패시터 하부 전극(28)의 표면에 HSG(Hemi-Sphere Grain)(29)를 형성하고 전처리 공정을 실시한 후, 상기 캐패시터하부 전극(28)상에 Ta를 포함하는 막 예를 들어, Ta2O5막으로 유전막(30)을 증착한다.Subsequently, as shown in FIG. 2C, HSG (Hemi-Sphere Grain) 29 is formed on the surface of the capacitor lower electrode 28 and a pretreatment process is performed. Then, Ta is included on the capacitor lower electrode 28. The dielectric film 30 is deposited by, for example, a Ta 2 O 5 film.
이때, 상기 유전막(30)은 그 증착시 사용한 전구체(Precursor)의 탄소 불순물을 함유하게 된다.In this case, the dielectric layer 30 may contain carbon impurities of the precursor (Precursor) used during the deposition.
이어, 후처리 공정으로 수소(H2)와 산소(O2)를 포함하는 가스 분위기에서 열산화를 실시한다.Subsequently, thermal oxidation is performed in a gas atmosphere containing hydrogen (H 2 ) and oxygen (O 2 ) as a post-treatment step.
이때, 상기 후처리 공정은 200∼1000℃의 온도, 0.1∼10000Torr의 압력 하에서 실시하며, 상기 산소(O2)에 대한 수소(H2)의 비율이 1∼1000%가 되도록 컨트롤(Control)한다.At this time, the post-treatment step is carried out at a temperature of 200 to 1000 ℃, pressure of 0.1 to 10000 Torr, and controls so that the ratio of hydrogen (H 2 ) to oxygen (O 2 ) is 1 to 1000%. .
상기 후처리 공정에서는 상기 산소(O2)와 수소(H2)가 반응하여 OH-기가 형성되게 되는데, 상기 OH-기로 상기 유전막(39)의 탄소 불순물이나 캐패시터 하부 전극(28)내 양이온 결손에 따른 디펙트(Defect)를 효과적으로 제거할 수 있다.There is to be groups formed, the OH - - the post-processing step, that the oxygen (O 2) and hydrogen (H 2) reaction with OH groups within the cation deficient carbon impurities and the capacitor lower electrode 28 of the dielectric 39 Defects can be effectively removed.
그리고, 다음 표 1은 물성 분석 결과 유전막(30)의 막질의 차이는 I(001)/I(200)의 비율에 반비례하게 나타난다는 실험적 원리를 이용하여 후처리 공정 조건 변화에 따른 누설 특성을 나타내었다.In addition, Table 1 shows leakage characteristics according to changes in post-treatment process conditions using an experimental principle that the difference in film quality of the dielectric film 30 is inversely proportional to the ratio of I (001) / I (200). It was.
상기 후처리 공정들은 700℃에서 실시하였으며, WET는 H2/O2= 5/10의 비율로 혼합한 가스 분위기에서 열산화하는 공정이고, STEAM은 H2/O2=9/5의 비율로 혼합한 가스 분위기에서 열산화하는 공정을 나타낸다.The post-treatment process was carried out at 700 ℃, WET is a thermal oxidation process in a gas atmosphere mixed at a ratio of H 2 / O 2 = 5/10, STEAM at a ratio of H 2 / O 2 = 9/5. The process of thermally oxidizing in the mixed gas atmosphere is shown.
상기 표 1에 따르면, 후처리 공정을 드라이(DRY) 열산화한 경우(W/F ID: #40)보다 N2O 가스 분위기에서 열산화하는 경우(W/F ID: #39)에 상기 유전막(30)의 막질을 50% 정도 개량시킬 수 있으며, N2O 가스 분위기에서 열산화하는 경우(W/F ID: #39)보다 수소(H2)를 포함하는 가스 분위기에서 열산화하는 경우(W/F ID #41. #42, #43, #44)에 유전막의 막질을 개량됨이 나타난다.According to Table 1, when the post-treatment process is thermally oxidized in an N 2 O gas atmosphere (W / F ID: # 39) rather than dry (DRY) thermal oxidation (W / F ID: # 40), the dielectric film The film quality of (30) can be improved by about 50%, and thermal oxidation in a gas atmosphere containing hydrogen (H 2 ) rather than thermal oxidation in a N 2 O gas atmosphere (W / F ID: # 39) ( W / F ID # 41, # 42, # 43, # 44) shows improved film quality of the dielectric film.
즉, 본 발명에서와 같이 수소(H2)를 포함하는 가스 분위기에서 열산화 공정을 실시하면, 종래 기술의 N2O 가스를 포함하는 분위기에서 열산화 공정을 실시하는 것보다 유전막의 막질이 개선되게 됨을 알 수 있다.That is, when the thermal oxidation process is carried out in a gas atmosphere containing hydrogen (H 2 ) as in the present invention, the film quality of the dielectric film is improved compared to performing the thermal oxidation process in an atmosphere containing the N 2 O gas of the prior art. It can be seen that.
이어, 도면에는 도시하지 않았지만 후속 공정으로 상기 유전막(30)상에 캐패시터 상부 전극을 형성하고, 셀간 캐패시터 분리 공정을 실시하여 본 발명에 따른 캐패시터를 완성한다.Subsequently, although not shown in the drawing, a capacitor upper electrode is formed on the dielectric layer 30 in a subsequent process, and a capacitor separation process between cells is performed to complete the capacitor according to the present invention.
상기와 같은 본 발명의 반도체 메모리 장치의 캐패시터 제조방법은 다음과 같은 효과가 있다.The capacitor manufacturing method of the semiconductor memory device of the present invention as described above has the following advantages.
첫째, 유전막의 탄소 불순물을 효과적으로 제거하여 산화율을 향상시킬 수 있으므로 축전용량을 향상시킬 수 있다.First, since the oxidation rate can be improved by effectively removing the carbon impurities of the dielectric film, the capacitance can be improved.
둘째, 유전막의 탄소 불순물을 효과적으로 제거하여 유전막의 막질을 개선할 수 있으므로 소자 누설 특성을 개선할 수 있다.Second, since the film quality of the dielectric film can be improved by effectively removing carbon impurities in the dielectric film, device leakage characteristics can be improved.
셋째, 후처리 공정에서 수소(H2)와 산소(O2)를 이용하므로 종래 기술에서 N2O 가스 사용에 따른 대기 오염 문제를 개선할 수 있다.Third, since hydrogen (H 2 ) and oxygen (O 2 ) are used in the aftertreatment process, the air pollution problem caused by the use of N 2 O gas in the prior art may be improved.
넷째, 부수적으로 필요한 스크러버(Scrubber) 장치 등 부대 시설을 줄일 수 있다.Fourth, it is possible to reduce additional facilities, such as additional scrubber equipment.
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2001
- 2001-12-28 KR KR1020010087216A patent/KR20030056884A/en not_active Application Discontinuation
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