KR20030051855A - 신호의 위상을 추정하기 위한 방법 및 장치 - Google Patents

신호의 위상을 추정하기 위한 방법 및 장치 Download PDF

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KR20030051855A KR10-2003-7006843A KR20037006843A KR20030051855A KR 20030051855 A KR20030051855 A KR 20030051855A KR 20037006843 A KR20037006843 A KR 20037006843A KR 20030051855 A KR20030051855 A KR 20030051855A
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Abstract

입력신호는 복소 벡터이고, 그의 위상은 수신된 CDMA 신호의 2개의 분리된 심볼들 사이에서 발생되는 위상 회전의 가간섭성 측정치이다. 프로세싱 블록(30)은 입력신호의 허수부의 크기 및 부호를 나타내는 제1신호, 및 입력신호의 실수부의 크기 및 부호를 나타내는 제2신호를 초기화 블록(31)에 제공한다. 4분면 결정 블록(32)은 신호의 부호를 조사하여 입력신호의 위상이 놓인 4분면을 결정한다. 비교기 블록(33)은 제1신호의 크기가 제2신호의 크기보다 크거나 동일한지 여부를 결정한다. 반대결과가 도출되면, 제1신호의 크기를 곱셈연산 블록(35)에서 2배화하여 곱셈연산된 신호를 생성한다. 그리고, 초기에 0인 카운터가 증가된다. 그러면 비교기 블록(33)은 곱셈연산된 신호가 제2신호보다 크거나 또는 동일한지 여부를 결정한다. 이것은 곱셈연산된 신호가 제2신호의 크기와 동일하게 되거나 더 크게 될 때까지 계속된다. 곱셈연산된 신호(또는 곱셈연산된 신호가 아니라면 제1신호), 제2신호의 크기 및 카운터의 계수(M)가 업스케일링 블록(36)으로 보내진다. 업스케일링 블록(36)은 곱셈연산된 신호(또는 제1신호)를 조사하고, 업스케일링 인자를 결정한다. 제2신호처럼, 곱셈연산된 신호(또는 제1신호)는 스케일링 인자에 의해 곱셈연산되고, 업스케일링 신호는 각도 결정 블록(34)에 제공된다. 각도로 표현된 위상 오차 θe 는 수학식 θe = 45o/ 2M에 의해 추정된다.

Description

신호의 위상을 추정하기 위한 방법 및 장치{METHOD AND APPARATUS FOR ESTIMATING THE PHASE OF A SIGNAL}
본 발명은 신호이득(signal of interest)의 위상을 추정하기 위한 방법 및 신호이득의 위상을 추정하기 위한 장치에 관한 것이다.
본 발명의 실시예는 첨부된 도면을 참조하여 단지 실시예로서만 하기에서 기술될 것이다.
도 1은 본 발명이 적용되는 레이크 수신기의 핑거의 일부분을 개략적으로 도시한 도면,
도 2는 본 발명에 따라 주파수 오차를 결정하는 데 사용되는 수학적 과정의 플로우 다이어그램을 도시한 도면, 및
도 3은 도 2의 수학적 과정을 이용하여 산출된 위상 오차를 도시하고 있다.
본 발명의 제1목적에 따르면, 제1 및 제2신호로부터의 신호이득(signal of interest)의 위상회전을 추정하는 방법에 있어서, a) 상기 제1 및 제2신호의 크기 사이에서 소정의 관계(relationship)가 존재하는지를 결정하는 단계, b) 상기 소정의 관계가 존재하는 경우 g)단계로 이동하는 단계, c) 상기 소정의 관계가 존재하지 않는 경우, 곱셈연산된 신호를 생성하기 위해 상기 제1신호에 소정의 스케일링 인수(scaling factor)를 곱하는 단계, d) 상기 곱셈연산된 신호 및 상기 제2신호 사이에 소정의 관계가 존재하는지를 결정하는 단계, e) 상기 곱셈연산된 신호 및 상기 제2신호 사이에 소정의 관계가 존재하지 않는 경우, 상기 곱셈연산된 신호에 상기 소정의 스케일링 인수를 곱하는 단계, f) 상기 소정의 관계가 존재할 때까지 상기 d)단계 및 상기 e)단계를 반복하는 단계, g) 상기 소정의 관계가 존재하기 전에, 신호가 곱셈연산한 횟수를 결정하는 단계 및 h) 결정된 상기 곱셈연산한 횟수를 이용하여 상기 위상을 추정하는 단계를 포함하는 것을 특징으로 하는 방법을 제공하는 것이다.
본 발명의 제2목적에 따르면, 제1 및 제2신호로부터의 신호이득의 위상회전을 추정하는 장치에 있어서, 상기 제1 및 제2신호의 크기 사이에서 소정의 관계가 존재하는지를 결정하는 수단, 상기 소정의 관계가 존재하지 않는 경우 상기 제1신호에 소정의 스케일링 인수를 곱하여 곱셈연산된 신호를 산출하는 수단, 상기 곱셈연산된 신호 및 상기 제2신호 사이에서 상기 소정의 관계가 존재하는지를 결정하는 수단, 상기 곱셈연산된 신호 및 상기 제2신호 사이에서 상기 소정의 관계가 존재하지 않는 경우 상기 소정의 관계가 존재할 때까지 상기 곱셈연산된 신호에 상기 소정의 스케일링 인수를 반복하여 곱하는 수단, 상기 소정의 관계가 존재하기 전에 신호가 곱셈연산한 횟수를 결정하는 수단, 및 결정된 상기 곱셈연산된 횟수에 대응하여 상기 위상회전을 추정하는 수단을 포함하는 것을 특징으로 하는 장치를 제공하는 것이다.
본 발명에 따르면, 부동점 연산과정(fixed point calculation)을 과도하게 이용하지 않고, 그리고 부동소수점 연산과정(floating point calculation)을 이용하지 않고 주파수 오차의 경감(mitigation)이 수행될 수 있도록 한다.
본 발명이 적용된 레이커 수신기의 핑거(finger)(10)는 도 1에 도시되어 있다. 도 1을 참조하면, 핑거(10)는 일반적으로 트래픽 채널(traffic channel)(11) 및 파일럿 채널(pilot channel)(12)을 구비한다. 트래픽 채널(11)의 믹서(mixer)(13)는 개략적인 지연선(delay line)(14)로부터 수신된 입력신호 및 스크램블링(scrambling) 코드 생성기(15)에 의해 제공되는 코드를 믹싱하고, 그리고 믹서(13)는 상기 입력신호 및 제1 OVSF 코드 생성기(16)에 의해 제공되는 트래픽 채널 특정(specific) 코드를 믹싱한다. 믹싱된 신호는 제1누산기(accumulator)(17) 및 선입선출(first-in-first-out:FIFO)버퍼(18)에 통상적인 방법으로 제공된다. 파일럿 채널(12)의 제2믹서(19)에서, 입력신호는 스크램블링 코드 생성기(15)에 의해 제공되는 코드와 믹싱되고, 그리고, 입력 신호는 제2 OVSF 코드 생성기(20)에 의해 생성되는 파일럿 채널 특정 코드와 믹싱된다. 그리고 나서 이와 같은 믹싱된 신호는 리셋되기 전 스크램블링 코드에 대한 256 칩(chips) 또는 일 심볼(symbol)과 동일한 시간 동안 제2 누산기(21)에 누산된다. 제2 누산기의 리셋된 주기는 제1 OVSF 코드 생성기(16)에 의해 제공되는 OVSF 코드의 리셋된 주기와 정렬된다(aligned). 산출된 복소 신호는 제2지연선(22)에 제공되고, 그로부터 가간섭성 위상 표준화 장치(coherent phase reference device)(24)를 거쳐 복소곱셈기(complexmultiplier)(23)에 공급된다. 복소 곱셈기(23)는 트래픽 채널(11) 및 파일럿 채널(12)로부터의 출력 신호들을 곱셈연산하고, 그 곱셈연산된 결과치는 레이커 수신기의 다른 핑거(미도시)로부터의 신호들과 함께 가간섭성 결합기(coherent combiner)(미도시)에 제공된다.
코드 생성기들(15,16, 및 20)은 심볼로 상호 맞물려 있으며(symbol locked), 코드속도(at code rate)로 작동한다.
제2지연선(22)에서의 로케이션(location) P(n)의 복소수는 곱셈기(25)의 제1입력으로 제공된다. 제2지연선(22)에서의 또 다른 로케이션 P(n+k)의 복소수는 공액 연산 장치(conjugate calculation device)(26)에 의해 연산되어 공액복소수가 되고, 연산된 공액복소수는 곱셈기(25)의 제2입력으로 제공된다. 곱셈기(25)는 수신된 두 개의 복소수들을 곱셈연산을 수행하고, 곱셈연산된 복소수는 출력치(27)로서 제공한다. 초기에는 k의 값은 2로 설정되고, 그러면 로케이션(location) P(n)은 누적된 결과와 대응되고, 2개의 심볼이 로케이션 P(n+2)까지 연이어 대응된다. 제2지연선(22)은 순환하는(rolling) 방식으로 작동한다. 그 결과 또 다른 누산 결과치가 제2누산기(21)에 의해 제공된 경우, 이것은 제2지연선을 통해 공급되고 그리고 나서 곱셈기(25)는 제2지연선에서의 연이은 로케이션으로부터 신호들을 공급받는다. 그러므로 새로운 복소수 출력은 모든 심볼을 제공받는다.
복소수 출력치는 복소 벡터이며, 복소 벡터의 위상은 로케이션 P(n) 및 P(n+k)에 대응되는 심볼 사이에서 발생하는 위상 회전의 가간섭성 측정치(coherent measurement)이다. 복소 벡터의 크기(magnitude)는 그들 두 심볼로부터의 누산 결과치의 평균 파워(power)에 비례한다.
도 2를 참조하면, 곱셈기에 의해 제공된 복소수는 프로세싱 블록(processing block)(30)에서 수신되고, 프로세싱 블록(30)은 제1신호 및 제2신호를 제공한다. 제1신호는 곱셈기(25)에서의 출력 신호의 허수부의 크기 및 부호를 나타내는 32 비트 2진수이고, 제 2신호는 곱셈기에서의 출력 신호의 실수부의 크기 및 부호를 나타내는 32 비트 2진수이다. 이러한 제1 및 제2신호들은 초기화 블록(initialisation block)(31)으로 보내지고, 초기화 블록(31)으로부터 각 신호들은 4분면 결정 블록(quadrant determination block)(32) 및 비교기 블록(comparator block)(33) 양 블록으로 보내진다. 4분면 결정 블록(32)은 제1 및 제2신호의 부호를 조사하여, 입력 신호의 위상이 존재하는 4분면을 결정한다. 그리고 그 결과를 각도 결정 블록(angle determination block)(34)으로 제공한다.
비교기 블록(33)은 제1신호의 크기가 제2신호의 크기보다 더 크거나 또는 동일한지 여부를 결정한다. 반대결과가 도출되면, 제1신호의 크기는 곱셈연산 블록(multiplication block)(35)에서 2배화 되어 곱셈연산된 신호를 형성한다. 그리고 카운터가 0에서 1로 증가한다. 2배화는 제1신호의 단일 좌향 비트 이동(single leftwards bit shift)에 의해서, 그리고 최후위(last) 비트를 0으로 채움으로써 달성될 수 있다. 그리고 나서 비교기 블록(33)은, 곱셈연산된 신호가 제2신호보다 더 큰지 또는 동일한지 여부를 결정한다. 다시 반대결과가 도출되면, 곱셈연산된 신호는 곱셈연산 블록(35)에서 2배화되고, 교정된 곱셈연산된 신호를 제공한다. 그리고 카운터는 다시 증가된다. 프로그레션(progression)이 업스케일링블록(upscaling block)(36)에 생성될 때, 이러한 프로세스는 곱셈연산된 신호가 제2신호의 크기와 동일하게 되거나 제2신호보다 더 크게 될 때까지 계속된다. 업스케일링 블록(36)으로 전달되는 정보는 곱셈연산된 신호(또는 곱셈연산된 신호가 아닌 경우 제1신호), 제2신호의 크기, 및 카운터의 계수(count)이다. 카운터의 계수는 곱셈연산 인자(multiplication factor)로 고려될 수 있다. 제1신호의 크기가 제2신호의 크기보다 크거나 동일한 경우, 즉 곱셈연산된 신호가 연산되지 않은 경우, 곱셈연산 인자는 0이다.
업스케일링 블록(36)은 곱셈연산된 신호 또는 경우에 따라서는 제1 신호를 조사하고, 그리고 해당 신호를 수용하기 위해 할당된 32 비트에 의한 제한을 해당 신호가 넘기 전에, 해당 신호가 얼마 만큼 업스케일될 수 있는지를 결정한다. 결정된 업스케일링의 정도는 지금부터 업스케일링 인자(upscaling factor)라고 칭한다. 제2신호와 같이, 곱셈연산된 신호 또는 경우에 따라서는 제1신호는 스케일링 인자에 의해 곱셈연산된다. 그리고 업스케일된 신호는 각도 결정 블록(34)에 제공된다.
그러면 각도로 표현된 위상 오차 θe는 다음의 수학식 1에 의해 추정될 수 있다.
여기서 M은 카운터의 계수이다.
도 3은 이와 같이 추정된 위상 오차가 실제 위상 오차와 얼마 만큼 다른지를보여주고 있다. 도 3을 참조하면, 실제 위상 오차를 지시하는 위상의 탄젠트(tan of phase)(40)는 선형 근사치(linear approximation)(41)의 근처에 도시되어 있다. 양자화(quantisation) 레벨(42 내지 44)은 곱셈연산 블록(35) 및 비교기 블록(comparing block)(33)에 의해 각각 달성되는 2배화과정 및 비교과정으로부터 도출된다. 상기 수학식 1을 사용하여 도출된 위상오차 및 실제 위상오차 사이의 차이는 '45 내지 47'에 도시되어 있다.
재차 도 2를 참조하면, 연산된 위상 오차는 각도-대-주파수(angle-to-frequency) 오차 컨버젼(conversion) 블록(37)에 제공된다. 여기서, (아마도 업스케일링된) 주파수 오차 fe은 다음의 수학식 2를 사용하여 연산된다.
여기서, θe는 연산된 위상 오차이고, Tm은 칩들(chips)(초기에는 512 칩들) 상에서의 측정 주기(measurement period)를 의미하고, C 는 칩 속도(chip rate)를 의미한다. 주파수 오차 fe는 가장 근접한 정수에서 라운드 다운된다(round down).
그리고 나서 주파수 오차 fe는 다운스케일링 블록(downscaling block)(38)에서 업스케일링 인자에 의해 나눗셈연산되어 다운스케일링된다. 그리고 그 결과 주파수 오차는 출력으로 제공된다. 주파수 오차는 레이크 수신기의 일부를 형성하는오실레이터(미도시)의 주파수를 제어하기 위해 피드백된다. 양자화 노이즈가 감소되므로 업스케일링 및 연속된 다운스케일링은 주파수 오차 추정에서 향상된 정확성을 야기할 수 있다.
다운스케일링 블록(38)은 - 1˚에서 + 1˚의 영역에서 위상 오차에 대응되는 주파수 오차 신호를 제공하지 않도록 하기 위해 구비된다. 그러한 주파수 오차가 제공된 경우, 주파수 오차 신호는 이러한 기준(criteria)을 만날 때까지 계속해서 증가된다. 그에 따라, 레이크 수신기에서 도출된 다운컨버젼(downconversion) 주파수와 함께 수신된 신호의 주파수가 근사 수렴(approximate convergence)에 도달되면, 오차는 실제 주파수의 일측에서부터 타측으로 스윙한다(swing).
일단 수렴에 도달되면, k 값은 증가되고, 그 결과 곱셈기(25)는 제시간과 더 떨어져 위치한(spaced further apart in time) 누산 결과치에 대응되는 신호를 수신한다. 이는 더욱 정확한 위상을 가능케 하고, 그러므로 주파수, 오차 신호가 연산된다.
본 발명에 따르면 위상 오차, 따라서 주파수 오차 신호가 상대적으로 적은 부동점 작동 및 부동소수점 과정을 제공받도록 할 수 있다. 따라서 요구되는 장치는 종래의 디지털 위상 및 주파수 오차 추정 장치보다 구조상으로 더 간단하다. 그러나 산출되는 주파수 오차 신호는 종래기술에 의해 산출되는 것만큼 정확하지는 않다. 그러나 이와 같은 단점에 대해서 발명자는 획득되는 장점을 고려하여 수반되는 단점으로 알 것이다. 본 발명은 수신되는 신호의 반송파(carrier)의 획득(acquisition) 및 트래킹(tracking) 양쪽에서 사용될 것이다. 그리고, 본 발명은 코드 분할 다중 접속 수신기(code division multiple access receiver)에 사용되는 것에 대해 제한되지 않는다.
비록 본 발명에서는 2배화 기능을 제공하기 위한 곱셈연산 블록이 기술되었으나, 4배 및 8배와 같은 다른 스케일링 인자도 가능하다. 다만 이 경우 스케일링 인자가 증가할수록 정확도는 감소할 것이다.

Claims (13)

  1. 제1 및 제2신호로부터의 신호이득(signal of interest)의 위상 회전(phase rotation)을 추정하는 방법에 있어서,
    a) 상기 제1 및 제2신호의 크기 사이에서 소정의 관계(relationship)가 존재하는지를 결정하는 단계;
    b) 상기 소정의 관계가 존재하는 경우, g)단계로 이동하는 단계;
    c) 상기 소정의 관계가 존재하지 않는 경우, 곱셈연산된 신호를 생성하기 위해 상기 제1신호에 소정의 스케일링 인수를 곱하는 단계;
    d) 상기 곱셈연산된 신호 및 상기 제2신호 사이에 소정의 관계가 존재하는지를 결정하는 단계;
    e) 상기 곱셈연산된 신호 및 상기 제2신호 사이에 소정의 관계가 존재하지 않는 경우, 상기 곱셈연산된 신호에 상기 소정의 스케일링 인수를 곱하는 단계;
    f) 상기 소정의 관계가 존재할 때까지 상기 d)단계 및 상기 e)단계를 반복하는 단계;
    g) 상기 소정의 관계가 존재하기 전에, 신호가 곱셈연산한 횟수를 결정하는 단계; 및
    h) 결정된 상기 곱셈연산한 횟수를 이용하여 상기 위상을 추정하는 단계;를 포함하는 것을 특징으로 하는 방법.
  2. 제 1항에 있어서,
    상기 소정의 관계가 존재하는 것은, 상기 제1신호의 크기가 상기 제2신호의 크기보다 큰 경우, 또는 크거나 같은 경우임을 특징으로 하는 방법.
  3. 선행하는 항 중 어느 한 항에 있어서,
    상기 제1 및 제2신호는,
    공지의 데이터 시퀀스(known data sequence)를 갖는 신호 및 역확산 코드를 믹싱하는 단계;
    제1복소치를 제공하기 위해 제1주기시간 동안 믹싱된 상기 신호를 누산하는 단계;
    제2복소치를 제공하기 위해 상기 제1주기시간과는 분리된(separated) 제2주기시간 동안 믹싱된 상기 신호를 누산하는 단계;
    상기 제1복소치 및 상기 제2복소치의 공액복소치를 곱셈연산하는 단계;
    곱셈연산된 결과치의 실수부를 상기 제2신호로서 취하는 단계; 및
    곱셈연산된 결과치의 허수부를 상기 제1신호로서 취하는 단계;에 의해 제공되는 것을 특징으로 하는 방법.
  4. .
  5. 선행하는 항 중 어느 한 항에 있어서,
    상기 제1 및 제2신호의 부호를 조사하여 상기 신호이득 위상의 4분면을 결정하는 단계;를 더 포함하는 것을 특징으로 하는 방법.
  6. 선행하는 항 중 어느 한 항에 있어서,
    상기 제1 및 제2주기시간의 분리(separation)를 조정하는 단계;를 더 포함하는 것을 특징으로 하는 방법.
  7. 선행하는 항 중 어느 한 항에 있어서,
    상기 제2신호를 업스케일링하는 단계 및,
    상기 제1신호를 업스케일링하거나, 또는 상기 소정의 관계가 존재하기 전에 제1신호가 곱셈연산한 경우 상기 소정의 관계가 존재하게 된 곱셈연산된 상기 신호를 업스케일하는 단계;를 더 포함하는 것을 특징으로 하는 방법.
  8. 제1 및 제2신호로부터의 신호이득의 위상 회전을 추정하는 장치에 있어서,
    상기 제1 및 제2신호의 크기 사이에서 소정의 관계가 존재하는지를 결정하는 수단;
    상기 소정의 관계가 존재하지 않는 경우, 상기 제1신호에 소정의 스케일링 인수를 곱하여 곱셈연산된 신호를 산출하는 수단;
    상기 곱셈연산된 신호 및 상기 제2신호 사이에서 상기 소정의 관계가 존재하는지를 결정하는 수단;
    상기 곱셈연산된 신호 및 상기 제2신호 사이에서 상기 소정의 관계가 존재하지 않는 경우, 상기 소정의 관계가 존재할 때까지 상기 곱셈연산된 신호에 상기 소정의 스케일링 인수를 반복하여 곱셈연산하는 수단;
    상기 소정의 관계가 존재하기 전에, 신호가 곱셈연산한 횟수를 결정하는 수단; 및
    결정된 상기 곱셈연산된 횟수에 대응하여 상기 위상회전을 추정하는 수단;을 포함하는 것을 특징으로 하는 장치.
  9. 제 8항에 있어서,
    상기 소정의 관계가 존재하는지를 결정하는 상기 수단은, 상기 제1신호의 크기가 상기 제2신호의 크기보다 큰 경우, 또는 크거나 같은 경우를 검출하는 수단을 포함하는 것을 특징으로 하는 장치.
  10. 제 8항 또는 제 9항에 있어서,
    상기 제1 및 제2신호를 제공하는 수단;을 더 포함하고,
    상기 신호제공수단은,
    공지의 데이터 시퀀스를 갖는 신호에 역확산 코드를 믹싱하는 믹서,
    상기 믹싱된 신호를 제1주기시간 동안 누산하여 제1복소치를 제공하고, 상기 믹싱된 신호를 상기 제1주기시간과 분리된 제2주기시간 동안 누산하여 제2복소치를 제공하는 누산기;
    상기 제1복소치에 상기 제2복소치의 공액복소치를 곱셈연산하는 수단;
    상기 곱셈연산된 결과치의 실수부를 상기 제2신호로서 취하는 수단; 및
    상기 곱셈연산된 결과치의 허수부를 상기 제1신호로서 취하는 수단;을 포함하는 것을 특징으로 하는 장치.
  11. 제 8항 내지 제 10항 중 어느 한 항에 있어서,
    상기 제1 및 제2신호의 부호를 조사하여 상기 신호이득 위상의 4분면을 결정하는 수단;을 더 포함하는 것을 특징으로 하는 장치.
  12. 제 8항 내지 제 11항 중 어느 한 항에 있어서,
    상기 제1 및 제2주기시간의 분리(separation)를 조정하는 수단;을 더 포함하는 것을 특징으로 하는 장치.
  13. 제 8항 내지 제 12항 중 어느 한 항에 있어서,
    상기 제2신호를 업스케일링하는 수단; 및,
    상기 제1신호를 업스케일링하거나, 또는 상기 소정의 관계가 존재하기 전에 제1신호가 곱셈연산한 경우, 상기 소정의 관계가 존재하게 된 곱셈연산된 상기 신호를 업스케일하는 수단;을 더 포함하는 것을 특징으로 하는 장치.
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