KR20030051034A - Method of manufacturing a semiconductor device - Google Patents
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Abstract
Description
본 발명은 반도체 소자의 제조 방법에 관한 것으로, 특히 접합 영역의 누설 전류 발생을 억제할 수 있는 반도체 소자의 제조 방법에 관한 것이다.BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a method for manufacturing a semiconductor device, and more particularly to a method for manufacturing a semiconductor device capable of suppressing leakage current generation in a junction region.
일반적으로, 반도체 소자중 모스(Metal Oxide Semiconductor; MOS) 트랜지스터(Transistor)는 필드 효과 트랜지스터(Field Effect Transistor; FET)의 일종으로서, 실리콘 반도체 기판 상에 게이트 산화막과 게이트 전극이 형성되며, 게이트 전극의 양측의 반도체 기판에는 소오스/드레인 영역이 형성된다. 또한, 소오스/드레인 영역의 안쪽에는 비교적 농도가 낮은 LDD(Lightly Doped Drain) 영역이 형성된다.In general, a metal oxide semiconductor (MOS) transistor of a semiconductor device is a field effect transistor (FET). A gate oxide film and a gate electrode are formed on a silicon semiconductor substrate. Source / drain regions are formed in the semiconductor substrates on both sides. In addition, a lightly doped drain (LDD) region having a relatively low concentration is formed inside the source / drain region.
상기와 같은 MOS 트랜지스터는 채널의 종류에 따라 N-채널 MOS 트랜지스터와 P-채널 MOS 트랜지스터로 분리되며, 각 채널의 MOS 트랜지스터가 단일 반도체 기판에 형성되는 경우, 이를 CMOS(Complementary Metal Oxide Semiconductor) 트랜지스터라 한다.The MOS transistor is divided into an N-channel MOS transistor and a P-channel MOS transistor according to the type of channel. When the MOS transistor of each channel is formed on a single semiconductor substrate, it is referred to as a complementary metal oxide semiconductor (CMOS) transistor. do.
이러한, MOS 트랜지스터를 제조할 경우 반도체 소자의 전극 형성을 위한 도전막 형성시 이 도전막과 게이트 전극 및 소오스/드레인 영역이 형성된 실리콘 반도체 기판 간의 접촉 저항이 증가하여 반도체 소자의 전기적 특성을 저하시키는 문제가 발생하게 된다. 이에 따라, 도전막 형성전 살리사이드(Self-AlignedSilicide; SALICIDE) 공정에 의해 게이트 전극의 상부 표면과 소오스/드레인 영역이 형성된 실리콘 반도체 기판의 표면에 실리사이드를 형성하여 도전막 형성시의 접촉 저항을 감소시켜 반도체 소자의 전기적 특성을 향상시키고 있다.In the case of manufacturing the MOS transistor, when the conductive film for forming the electrode of the semiconductor device is formed, the contact resistance between the conductive film and the gate electrode and the silicon semiconductor substrate on which the source / drain regions are formed increases, thereby lowering the electrical characteristics of the semiconductor device. Will occur. As a result, silicide is formed on the upper surface of the gate electrode and the surface of the silicon semiconductor substrate on which the source / drain regions are formed by a self-aligned silicide (SALICIDE) process before forming the conductive film, thereby reducing the contact resistance when forming the conductive film. The electrical characteristics of the semiconductor device are improved.
도 1a 내지 도 1e은 종래 기술에 따른 반도체 소자의 실리사이드 형성 방법을 설명하기 위해 도시한 반도체 소자의 단면도이다.1A to 1E are cross-sectional views of a semiconductor device for explaining a method of forming silicide of a semiconductor device according to the related art.
도 1a를 참조하면, 반도체 기판(10)을 활성 영역과 비활성 영역(즉, 소자 분리막 영역)으로 분리하기 위해 반도체 기판(10)을 아이솔레이션(ISO) 마스크를 이용한 STI(Shallow Trench isolation) 공정을 실시하여 소자 분리막(12)을 형성한 후, 전체 구조 상부에 웰 이온 주입용 마스크를 이용한 웰 이온 주입 공정을 실시하여 반도체 기판(10)의 활성영역에 웰 영역(14)을 형성한다.Referring to FIG. 1A, a shallow trench isolation (STI) process using an isolation (ISO) mask is performed to separate the semiconductor substrate 10 into an active region and an inactive region (ie, an isolation region). After forming the isolation layer 12, a well ion implantation process using a well ion implantation mask is performed on the entire structure to form a well region 14 in an active region of the semiconductor substrate 10.
도 1b를 참조하면, 전체 구조 상부에 게이트 산화막(16)과 게이트 전극용 폴리실리콘층(18)을 순차적으로 증착한 후 포토리소그래피(Photolithography) 공정 및 식각공정을 실시하여 제 1 게이트 전극(20) 및 제 2 게이트 전극(22)을 형성한다.Referring to FIG. 1B, the gate oxide layer 16 and the polysilicon layer 18 for the gate electrode 18 are sequentially deposited on the entire structure, followed by a photolithography process and an etching process to perform the first gate electrode 20. And a second gate electrode 22.
도 1c를 참조하면, 반도체 기판(10)의 활성영역에 얕은 접합영역(Shallow junction)을 형성하기 위한 저농도 이온 주입 공정을 실시하여 저농도 접합영역(P-또는 N-)(24)을 형성한다.Referring to FIG. 1C, a low concentration ion implantation process (P − or N − ) 24 is formed by performing a low concentration ion implantation process to form a shallow junction in the active region of the semiconductor substrate 10.
도 1d를 참조하면, 소정의 증착 및 식각공정을 순차적으로 실시하여 제 1 및 제 2 게이트 전극(20 및 22)의 측벽에 LDD(Lightly Doped Drain) HLD(Hightemperature Low pressure Dielectric)용 스페이서(26)을 형성한 후 고농도 이온 주입 공정을 실시하여 고농도 접합영역(P+또는 N+)(28)을 형성한다. 이로써, 저농도 접합영역(24)과 고농도 접합영역(28)으로 이루어진 소오스/드레인 영역이 형성된다.Referring to FIG. 1D, predetermined deposition and etching processes may be sequentially performed to form lightly doped drain (LDD) high temperature low pressure dielectric (LDD) spacers 26 on sidewalls of the first and second gate electrodes 20 and 22. After forming a high concentration ion implantation process to form a high concentration junction region (P + or N + ) 28. As a result, a source / drain region including the low concentration junction region 24 and the high concentration junction region 28 is formed.
도 1e를 참조하면, 전체 구조 상부에 코발트(Co) 또는 티타늄(Ti)을 증착한 후 열처리 공정을 실시하여 제 1 및 제 2 게이트 전극(20 및 22)의 상부면과 소오스/드레인 영역에 실리사이드(30)가 형성된다.Referring to FIG. 1E, after depositing cobalt (Co) or titanium (Ti) on the entire structure and performing a heat treatment process, silicides are formed on the top and source / drain regions of the first and second gate electrodes 20 and 22. 30 is formed.
그러나, 종래 기술에 따른 실리사이드 형성 방법에 있어서 도 1d에 도시된 'A1' 부위와 같이 스페이서(26)를 형성하기 위한 식각공정시 트랜치를 매립하는 소자 분리막(12)의 상부 모서리 부위가 식각되는 문제가 발생한다. 이로 인해, 후속 실리사이드(30) 형성 공정시 도시된 'A2'와 같이 실리사이드(30)가 소오스/드레인 영역에서 과도하게 형성되어 고농도 접합영역(28)의 깊이가 상대적으로 얇게 됨에 따라 실리사이드를 형성하기 위한 금속 증착시 이 금속이 고농도 접합영역(28)에 침투하여 심각한 누설전류를 유발하게 된다.However, in the silicide forming method according to the related art, the upper edge portion of the device isolation layer 12 filling the trench is etched during the etching process for forming the spacer 26, such as the 'A1' portion illustrated in FIG. 1D. Occurs. As a result, silicide 30 is excessively formed in the source / drain regions, such as 'A2' shown in the subsequent silicide 30 formation process, so that the depth of the high concentration junction region 28 becomes relatively thin to form silicide. During metal deposition, the metal penetrates into the high concentration junction region 28 and causes severe leakage current.
따라서, 본 발명은 상기 문제를 해결하기 위해 안출된 것으로, 반도체 기판 상에 게이트 전극을 형성하고, 상기 게이트 전극의 측벽에 LDD(Lightly Doped Drain)용 스페이서를 형성하기 위한 식각공정시 트랜치 상부의 모서리 부위로 노출되는 반도체 기판의 노출 부위에 트랜치 스페이서를 형성하여 후속 실리사이드 형성공정시 이 부위에서 실리사이드가 얇게 형성되도록 함으로써 접합 영역의 누설 전류 발생을 억제할 수 있는 반도체 소자의 제조 방법을 제공하는데 그 목적이 있다.Accordingly, the present invention has been made to solve the above problem, the edge of the upper portion of the trench during the etching process for forming a gate electrode on the semiconductor substrate, and forming a spacer for LDD (Lightly Doped Drain) on the sidewall of the gate electrode The present invention provides a method of manufacturing a semiconductor device capable of suppressing leakage current in a junction region by forming a trench spacer in an exposed portion of a semiconductor substrate exposed to a portion so that a thin silicide is formed in this portion during a subsequent silicide formation process. There is this.
도 1a 내지 도 1e는 종래의 반도체 소자의 제조 방법을 설명하기 위해 도시한 반도체 소자의 단면도.1A to 1E are cross-sectional views of a semiconductor device shown for explaining a conventional method for manufacturing a semiconductor device.
도 2a 내지 도 2g는 본 발명의 실시예에 따른 반도체 소자의 제조 방법을 설명하기 위해 도시한 반도체 소자의 단면도.2A to 2G are cross-sectional views of a semiconductor device for explaining the method of manufacturing the semiconductor device according to the embodiment of the present invention.
<도면의 주요 부분에 대한 부호의 설명><Explanation of symbols for the main parts of the drawings>
10, 100 : 반도체 기판 12, 102 : 소자 분리막10, 100: semiconductor substrate 12, 102: device isolation film
14, 104 : 웰 영역 16, 106 : 게이트 산화막14, 104: well region 16, 106: gate oxide film
18, 108 : 폴리실리콘층 20, 110 : 제 1 게이트 전극18, 108 polysilicon layer 20, 110: first gate electrode
22, 112 : 제 2 게이트 전극 24, 114 : 저농도 접합영역22, 112: second gate electrode 24, 114: low concentration junction region
26, 116 : LDD 스페이서 28, 118 : 고농도 접합영역26, 116: LDD spacer 28, 118: high concentration junction region
30, 124 : 실리사이드 120 : 절연막30, 124: silicide 120: insulating film
122 : 트랜치 스페이서122: trench spacer
상술한 목적을 달성하기 위해 본 발명은 반도체 기판에 트랜치를 이용한 소자 분리막을 형성하는 단계; 상기 반도체 기판 상에 게이트 전극을 형성하는 단계; 상기 게이트 전극의 측벽에 제 1 스페이서를 형성하는 단계; 상기 게이트 전극의 양측의 상기 반도체 기판에 소오스/드레인 영역을 형성하는 단계; 상기 제 1 스페이서 형성 공정시 상기 소자 분리막이 과도 식각되어 상기 트랜치 상부의 모서리 부위로 노출되는 상기 반도체 기판의 노출 부위에 제 2 스페이서를 형성하는 단계; 및 상기 소오스/드레인 영역과 상기 게이트 전극의 상부면에 실리사이드를 형성하는 단계를 포함하여 이루어지는 것을 특징으로 한다.In order to achieve the above object, the present invention comprises the steps of forming an isolation layer using a trench in a semiconductor substrate; Forming a gate electrode on the semiconductor substrate; Forming a first spacer on sidewalls of the gate electrode; Forming a source / drain region in the semiconductor substrate on both sides of the gate electrode; Forming a second spacer on an exposed portion of the semiconductor substrate in which the device isolation layer is excessively etched and exposed to an edge portion of the upper portion of the trench during the first spacer forming process; And forming silicide on the source / drain regions and the top surface of the gate electrode.
이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시예를 상세히 설명하기로 한다.Hereinafter, exemplary embodiments of the present invention will be described in detail with reference to the accompanying drawings.
도 2a 내지 도 2g는 본 발명의 실시예에 따른 반도체 소자의 실리사이드 형성 방법을 설명하기 위해 도시한 반도체 소자의 단면도이다.2A through 2G are cross-sectional views illustrating a method of forming a silicide of a semiconductor device in accordance with an embodiment of the present invention.
도 2a를 참조하면, 반도체 기판(100)을 활성 영역과 비활성 영역(즉, 소자 분리막 영역)으로 분리하기 위해 반도체 기판(100)을 아이솔레이션(ISO) 마스크를 이용한 STI(Shallow Trench isolation) 공정을 실시하여 소자 분리막(102)을 형성한 후, 전체 구조 상부에 웰 이온 주입용 마스크를 이용한 웰 이온 주입 공정을 실시하여 반도체 기판(100)의 활성영역에 웰 영역(104)을 형성한다.Referring to FIG. 2A, a shallow trench isolation (STI) process using an isolation (ISO) mask is performed to separate the semiconductor substrate 100 into an active region and an inactive region (ie, an isolation region). After forming the device isolation layer 102, a well ion implantation process using a well ion implantation mask is performed on the entire structure to form a well region 104 in the active region of the semiconductor substrate 100.
도 2b를 참조하면, 전체 구조 상부에 게이트 산화막(106)과 게이트 전극용 폴리실리콘층(108)을 순차적으로 증착한 후 포토리소그래피(Photolithography) 공정 및 식각공정을 실시하여 제 1 게이트 전극(110) 및 제 2 게이트 전극(112)을 형성한다.Referring to FIG. 2B, the gate oxide layer 106 and the polysilicon layer 108 for the gate electrode 108 are sequentially deposited on the entire structure, followed by a photolithography process and an etching process to perform the first gate electrode 110. And a second gate electrode 112.
도 2c를 참조하면, 반도체 기판(100)의 활성영역에 얕은 접합영역(Shallow junction)을 형성하기 위한 저농도 이온 주입 공정을 실시하여 저농도 접합영역(P-또는 N-)(114)을 형성한다.Referring to FIG. 2C, a low concentration junction region (P − or N − ) 114 is formed by performing a low concentration ion implantation process to form a shallow junction in the active region of the semiconductor substrate 100.
도 2d를 참조하면, 소정의 증착 및 식각공정을 순차적으로 실시하여 제 1 및 제 2 게이트 전극(110 및 112)의 측벽에 LDD(Lightly Doped Drain) HLD(High temperature Low pressure Dielectric)용 스페이서(116)을 형성한 후 고농도 이온 주입 공정을 실시하여 고농도 접합영역(P+또는 N+)(118)을 형성한다. 이로써, 저농도 접합영역(114)과 고농도 접합영역(118)으로 이루어진 소오스/드레인 영역이 형성된다.Referring to FIG. 2D, predetermined deposition and etching processes may be sequentially performed to form lightly doped drain (LDD) high temperature low pressure dielectric (LDD) spacers 116 on sidewalls of the first and second gate electrodes 110 and 112. ) And then a high concentration ion implantation process is performed to form a high concentration junction region (P + or N + ) 118. As a result, a source / drain region including the low concentration junction region 114 and the high concentration junction region 118 is formed.
그러나, 도시된 'A3'와 같이 상기 LDD용 스페이서(116)를 형성하기 위한 식각공정시 트랜치를 채우는 소자 분리막(102) 상부의 모서리 부위가 식각되어 소정 깊이로 과도 식각된다.However, in the etching process for forming the LDD spacer 116 as shown in 'A3', the corner portion of the upper portion of the device isolation layer 102 filling the trench is etched and overetched to a predetermined depth.
도 2e 및 도 2f를 참조하면, 전체 구조 상부에 SiO2계열 또는 SiN 계열의 절연막(120)을 300 내지 500Å의 두께로 증착한 후 비등방성 식각(Anisotropic Dry Etch)를 실시하여 LDD용 스페이서(116) 상과 트랜치 상부의 모서리 부위에 트랜치 스페이서(122)를 형성한다.Referring to FIGS. 2E and 2F, after the SiO 2 series or SiN series insulating layer 120 is deposited on the entire structure to a thickness of 300 to 500 GPa, anisotropic dry etching is performed to perform the LDD spacer 116. The trench spacers 122 are formed on the corners of the trench and the upper portion of the trench.
도 2g를 참조하면, 전체 구조 상부에 코발트(Co) 또는 티타늄(Ti)을 스퍼터(Sputter) 방식으로 증착한 후 RTP(Rapid Temperature Process) 방식으로 400 내지 600℃의 온도에서 열처리 공정을 실시하여 실리사이드(124)를 형성한다. 이어서, 전체 구조 상부에 대해 40 내지 50℃의 온도에서 NH4OH:H2O2:H2O=0.2:1:10의 비율의 화학용액과 HCL:H2O2:H2O=1:2:10의 비율의 화학용액을 이용한 세정공정을 실시하여 반도체 기판(100)의 실리콘과 반응하지 않고 잔재하는 코발트(Co) 또는 티타늄(Ti) 원자를 제거한다.Referring to FIG. 2G, after the cobalt (Co) or titanium (Ti) is deposited on the entire structure by a sputter method, a heat treatment process is performed at a temperature of 400 to 600 ° C. using a rapid temperature process (RTP) method. 124 is formed. Subsequently, the chemical solution in the ratio NH 4 OH: H 2 O 2 : H 2 O = 0.2: 1: 10 and HCL: H 2 O 2 : H 2 O = 1 at a temperature of 40-50 ° C. over the entire structure. A cleaning process using a chemical solution in a ratio of 2: 2 is performed to remove cobalt (Co) or titanium (Ti) atoms that do not react with silicon of the semiconductor substrate 100.
이로써, 본 발명에서는 도시된 'A4'와 같이 트랜치 상부의 모서리 부위에 형성되는 트랜치 스페이서(122)에 의해 도시된 'A2'의 종래 기술에 비해 이 부위에서 실리사이드가 얇게 형성된다. 이는, 트랜치 스페이서(122)가 LDD용 스페이서(116)를 형성하기 위한 식각공정시 트랜치 상부의 모서리 부위의 소자 분리막(102)이 과도 식각되어 외부로 노출되는 반도체 기판(100)을 커버링(Covering)함으로써 후속 실리사이드 형성공정시 이 부위의 반도체 기판(100)의 실리콘과 코발트(Co) 또는티타늄(Ti) 간의 반응을 최대한 억제하기 때문이다.Thus, in the present invention, silicide is thinner in this region than in the conventional art of 'A2' illustrated by the trench spacer 122 formed in the corner portion of the upper portion of the trench, such as 'A4'. This is because the trench spacer 122 covers the semiconductor substrate 100 to which the device isolation layer 102 of the corner portion of the upper portion of the trench is excessively etched and exposed to the outside during the etching process for forming the LDD spacer 116. This is because the reaction between silicon and cobalt (Co) or titanium (Ti) of the semiconductor substrate 100 in this region is minimized during the subsequent silicide formation process.
본 발명은 반도체 기판 상에 게이트 전극을 형성하고, 상기 게이트 전극의 측벽에 LDD(Lightly Doped Drain)용 스페이서를 형성하기 위한 식각공정시 트랜치 상부의 모서리 부위로 노출되는 반도체 기판의 노출 부위에 트랜치 스페이서를 형성하여 후속 실리사이드 형성공정시 이 부위에서 실리사이드가 얇게 형성되도록 함으로써 접합 영역의 누설 전류 발생을 억제할 수 있다.According to the present invention, a trench spacer is formed on an exposed portion of a semiconductor substrate exposed to an edge portion of a trench during an etching process for forming a gate electrode on a semiconductor substrate and forming a spacer for a lightly doped drain (LDD) on a sidewall of the gate electrode. By forming a so as to form a thin silicide in this site during the subsequent silicide formation process it is possible to suppress the occurrence of leakage current in the junction region.
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| KR1020010081932A KR20030051034A (en) | 2001-12-20 | 2001-12-20 | Method of manufacturing a semiconductor device |
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2001
- 2001-12-20 KR KR1020010081932A patent/KR20030051034A/en not_active Application Discontinuation
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