KR20030050350A - Internal voltage generating circuit in semiconductor memory device - Google Patents

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KR20030050350A
KR20030050350A KR1020010080768A KR20010080768A KR20030050350A KR 20030050350 A KR20030050350 A KR 20030050350A KR 1020010080768 A KR1020010080768 A KR 1020010080768A KR 20010080768 A KR20010080768 A KR 20010080768A KR 20030050350 A KR20030050350 A KR 20030050350A
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Abstract

PURPOSE: An internal voltage generation circuit of a semiconductor memory device is provided to reduce the current consumption under a data retention voltage by using a clamp circuit instead of a reference voltage generation circuit. CONSTITUTION: An internal voltage generation circuit includes the first clamp portion(610), an internal voltage driving portion(620), and the second clamp portion(630). The first clamp portion generates the first voltage of a constant voltage level in response to an external supply voltage. The internal voltage driving portion generates an internal voltage for driving a memory cell and a peripheral circuit of the semiconductor memory device in response to the first voltage and a predetermined control signal. The second clamp portion generates the second voltage of the constant voltage level in response to the external supply voltage and applies the second voltage to an output terminal of the internal voltage driving portion.

Description

반도체 메모리 장치의 내부 전압 발생 회로{Internal voltage generating circuit in semiconductor memory device}Internal voltage generating circuit in semiconductor memory device

본 발명은 반도체 메모리 장치에 관한 것으로, 특히 반도체 메모리 장치 중 SRAM(Static Random Access Memory)의 메모리 셀 어레이나 주변회로를 구동하는 전압을 발생시키는 내부 전압 발생 회로에 관한 것이다.BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a semiconductor memory device, and more particularly, to an internal voltage generator circuit for generating a voltage for driving a memory cell array or a peripheral circuit of a static random access memory (SRAM) of semiconductor memory devices.

최근에는 반도체 메모리 장치에 있어서 공정의 미세화 및 게이트 옥사이드(gate oxide)층의 초 박막화로 인하여 외부 전원 전압의 변화에 대한 트랜지스터의 동작에 대한 신뢰성이 요구되고 있고 또한 저소비전력이 요구되고 있어서 반도체 메모리 장치 내부의 내부 전압 발생 회로의 적용은 보편화되고 있다.Recently, due to the miniaturization of the process and the ultra-thinning of the gate oxide layer, the semiconductor memory device has been required to be reliable in the operation of the transistor with respect to the change of the external power supply voltage and low power consumption. Application of internal internal voltage generator circuits is becoming common.

그런데, 내부 전압 발생 회로는 외부 전원 전압이 공급되는 한 계속해서 전류를 소모하게 되므로 칩의 IDR 특성을 나쁘게 한다. IDR 특성이란 데이터 리텐션 전류(data retention current)를 말하며 스펙(specification)에서 제시하는 데이터 리텐션(data retention) 전압에서 측정된 전류를 의미한다. 데이터 리텐션 전류는 보통 1uA 이하로 규정된다. 그러나 종래의 내부 전압 발생 회로들은 대부분 상기에서 제시한 IDR 특성을 만족시키지 못하고 있다.However, since the internal voltage generator circuit consumes current as long as the external power supply voltage is supplied, the IDR characteristic of the chip is deteriorated. The IDR characteristic refers to the data retention current and refers to the current measured at the data retention voltage shown in the specification. The data retention current is usually specified below 1uA. However, conventional internal voltage generation circuits do not satisfy the above-described IDR characteristics.

도 1은 종래의 내부 전압 발생 회로에 대한 블록도 이다.1 is a block diagram of a conventional internal voltage generation circuit.

도 1을 참조하면, 종래의 내부 전압 발생 회로(100)는 기준 전압 발생부(110), 기준 전압 변환부(120), 셀 내부 전압 구동부(130) 및 페리 내부 전압 구동부(140)를 구비한다.Referring to FIG. 1, the conventional internal voltage generator 100 includes a reference voltage generator 110, a reference voltage converter 120, a cell internal voltage driver 130, and a ferry internal voltage driver 140. .

기준 전압 발생부(110)는 기준 전압(REVT)을 발생하여 기준 전압변환부(120)로 인가한다. 기준 전압(REVT)은 공정의 변화나 온도의 변화에 따른 편차를 최소화하기 위해 보통 내부 전압 레벨보다 낮게 발생된다. 따라서 기준 전압(REVT)을 내부 전압 레벨로 승압시켜야 하므로 기준 전압 변환부(120)가 사용된다.The reference voltage generator 110 generates a reference voltage REVT and applies it to the reference voltage converter 120. The reference voltage REVT is usually generated below the internal voltage level to minimize variations due to process or temperature changes. Therefore, the reference voltage converter 120 is used because the reference voltage REVT must be boosted to an internal voltage level.

기준 전압 발생부(110)에서 발생한 기준 전압(REVT)은 기준 전압 변환부(120)로 인가되어 내부 전압 레벨로 승압된 후 내부 전압 구동부(130, 140)로 인가된다. 내부 전압 구동부(130, 140)의 출력은 칩의 전원으로 사용된다. 내부 전압 구동부는 보통 메모리 셀을 위한 내부 전압(CIVT)을 발생하는 셀 내부 전압 구동부(130)와 셀 이외의 주변 회로의 구동을 위한 내부 전압(PIVT)을 발생하는 페리 내부 전압 구동부(140)로 구분된다.The reference voltage REVT generated by the reference voltage generator 110 is applied to the reference voltage converter 120, stepped up to an internal voltage level, and then applied to the internal voltage drivers 130 and 140. The output of the internal voltage drivers 130 and 140 is used as a power source for the chip. The internal voltage driver is a cell internal voltage driver 130 that generates an internal voltage CIVT for a memory cell, and a ferry internal voltage driver 140 that generates an internal voltage PIVT for driving peripheral circuits other than the cell. Are distinguished.

도 2는 종래의 다른 내부 전압 발생 회로를 나타내는 블록도 이다.2 is a block diagram showing another conventional internal voltage generation circuit.

도 2를 참조하면, 내부 전압 발생 회로(200)는 기준 전압 발생부(210), 셀 기준 전압 변환부(220), 페리 기준 전압 변환부(240), 셀 내부 전압 구동 부(230)및 페리 내부 전압 구동 부(250)를 구비한다.Referring to FIG. 2, the internal voltage generator 200 may include a reference voltage generator 210, a cell reference voltage converter 220, a ferry reference voltage converter 240, a cell internal voltage driver 230, and a ferry. An internal voltage driver 250 is provided.

도 2의 내부 전압 발생 회로(200)는 기준 전압 변환부가 메모리 셀을 구동하는 셀 내부 전압 구동부(230)를 구동하기 위한 변환 전압(CTVT)을 발생하는 셀 기준 전압 변환부(220)와 메모리 셀 이외의 주변 회로를 구동하는 페리 내부 전압 구동부(250)를 구동하기 위한 변환 전압(PTVT)을 발생하는 페리 기준 전압 변환부(240)로 구분되는 것을 제외하고는 도 1의 내부 전압 발생 회로(100)와 동일한 구성을 가지며 동일한 동작을 한다.The internal voltage generator 200 of FIG. 2 includes a cell reference voltage converter 220 and a memory cell for generating a conversion voltage CTVT for driving the cell internal voltage driver 230 driving the memory cell. The internal voltage generation circuit 100 of FIG. 1 except for being divided into the ferry reference voltage converter 240 generating the conversion voltage PTVT for driving the ferry internal voltage driver 250 for driving other peripheral circuits. ) Has the same configuration and the same operation.

도 3은 종래의 다른 내부 전압 발생 회로를 나타내는 블록도 이다.3 is a block diagram showing another conventional internal voltage generation circuit.

도 3을 참조하면, 내부 전압 발생 회로(300)는 기준 전압 발생부(310), 기준 전압 변환부(320), 제 1 셀 내부 전압 구동부(330), 제2 셀 내부 전압 구동부(340), 제 1 페리 내부 전압 구동부(350) 및 제 2 페리 내부 전압 구동부(360)를 구비한다.Referring to FIG. 3, the internal voltage generator 300 may include a reference voltage generator 310, a reference voltage converter 320, a first cell internal voltage driver 330, a second cell internal voltage driver 340, The first ferry internal voltage driver 350 and the second ferry internal voltage driver 360 are provided.

도 3의 내부 전압 발생 회로(300)는 반도체 메모리 장치의 동작 상태에서 메모리 셀을 구동하기 위한 내부 전압(CVT1)을 발생하는 제 1 셀 내부 전압 구동부(330)와 반도체 메모리 장치의 대기 상태에서 메모리 셀을 구동하기 위한 내부 전압(CVT2)을 발생하는 제 2 셀 내부 전압 구동부(340), 반도체 메모리 장치의 동작 상태에서 메모리 셀이외의 주변 회로를 구동하기 위한 내부 전압(PVT1)을 발생하는 제 1 페리 내부 전압 구동부(350)와 반도체 메모리 장치의 대기 상태에서 메모리 셀 이외의 주변 회로를 구동하기 위한 내부 전압(PVT2)을 발생하는 제 2 페리 내부 전압 구동부(360)를 구비한다는 점을 제외하고는 도 1의 내부 전압 발생 회로(100)와 동일한 구성을 가지며 동일한 동작을 한다.The internal voltage generator circuit 300 of FIG. 3 may include a first cell internal voltage driver 330 that generates an internal voltage CVT1 for driving a memory cell in an operating state of the semiconductor memory device, and a memory in a standby state of the semiconductor memory device. The second cell internal voltage driver 340 for generating the internal voltage CVT2 for driving the cell, and the first voltage for generating the internal voltage PVT1 for driving peripheral circuits other than the memory cell in an operating state of the semiconductor memory device. Except that the ferry internal voltage driver 350 and the second ferry internal voltage driver 360 for generating an internal voltage PVT2 for driving peripheral circuits other than the memory cells in the standby state of the semiconductor memory device. It has the same configuration as the internal voltage generation circuit 100 of FIG. 1 and performs the same operation.

그런데, 도 1, 도 2 및 도 3에 나타난 것과 같이 종래의 내부 전압 발생 회로는 기준 전압 발생부 와 기준 전압 변환부 및 내부 전압 구동부 등으로 구성되며 대부분 메모리 셀 용과 주변 회로용으로 구분되거나 동작 상태용과 대기 상태용 등으로 구분하여 사용된다.However, as shown in FIGS. 1, 2, and 3, a conventional internal voltage generator circuit includes a reference voltage generator, a reference voltage converter, an internal voltage driver, and the like, and are mostly divided into memory cells and peripheral circuits or operated. It is used separately for dragon and standby state.

따라서 상기 회로들이 차지하는 면적이 칩 전체의 주변 회로 영역에서 큰 영역을 차지하고 있기 때문에 칩의 면적(chip size)이 증가되는 요인이 되고 있다.Therefore, since the area occupied by the circuits occupies a large area in the peripheral circuit area of the entire chip, the area of the chip increases.

본 발명이 이루고자하는 기술적 과제는, 데이터 리텐션 전류 특성을 만족하고 칩의 사이즈를 줄일 수 있는 반도체 메모리 장치의 내부 전압 발생 회로를 제공하는데 있다.An object of the present invention is to provide an internal voltage generation circuit of a semiconductor memory device capable of satisfying data retention current characteristics and reducing chip size.

본 발명의 상세한 설명에서 인용되는 도면을 보다 충분히 이해하기 위하여 각 도면의 간단한 설명이 제공된다.BRIEF DESCRIPTION OF THE DRAWINGS In order to better understand the drawings cited in the detailed description of the invention, a brief description of each drawing is provided.

도 1은 종래의 내부 전압 발생 회로에 대한 블록도 이다.1 is a block diagram of a conventional internal voltage generation circuit.

도 2는 종래의 다른 내부 전압 발생 회로를 나타내는 블록도 이다.2 is a block diagram showing another conventional internal voltage generation circuit.

도 3은 종래의 다른 내부 전압 발생 회로를 나타내는 블록도 이다.3 is a block diagram showing another conventional internal voltage generation circuit.

도 4는 본 발명의 제 1 실시예에 따른 내부 전압 발생 회로를 나타내는 블럭도이다.4 is a block diagram illustrating an internal voltage generator circuit according to a first embodiment of the present invention.

도 5(A)는 도 4의 제 1 및 제 2 클램프부를 나타내는 회로도이다.FIG. 5A is a circuit diagram illustrating the first and second clamp portions of FIG. 4.

도 5(B)는 도 4의 내부 전압 구동부를 나타내는 회로도이다.FIG. 5B is a circuit diagram illustrating the internal voltage driver of FIG. 4.

도 6은 본 발명의 제 2 실시예에 따른 내부 전압 발생 회로를 나타내는 블럭도이다.6 is a block diagram illustrating an internal voltage generator circuit according to a second embodiment of the present invention.

도 7은 도 6의 내부 전압 발생 회로를 나타내는 회로도이다.FIG. 7 is a circuit diagram illustrating the internal voltage generation circuit of FIG. 6.

도 8은 본 발명의 제 3 실시예에 따른 내부 전압 발생 회로를 나타내는 블럭도이다.8 is a block diagram illustrating an internal voltage generator circuit according to a third exemplary embodiment of the present invention.

상기 기술적 과제를 달성하기 위한 본 발명의 제 1 실시예에 따른 내부 전압 발생 회로는, 제 1 클램프부, 내부 전압 구동부 및 제 2 클램프부를 구비하는 것을 특징으로 한다.The internal voltage generation circuit according to the first embodiment of the present invention for achieving the above technical problem is characterized in that it comprises a first clamp portion, an internal voltage driver and a second clamp portion.

제 1 클램프부는 외부 전원 전압에 응답하여 일정한 전압 레벨로 유지되는 제 1 전압을 발생한다. 내부 전압 구동부는 상기 제 1 전압 및 소정의 제어 신호에 응답하여 상기 반도체 메모리 장치의 메모리 셀과 주변 회로를 구동하기 위한 내부 전압을 발생한다. 제 2 클램프부는 상기 외부 전원 전압에 응답하여 일정한 전압 레벨로 유지되는 제 2 전압을 발생하여 상기 내부 전압 구동부의 출력단으로 인가한다.The first clamp part generates a first voltage maintained at a constant voltage level in response to the external power supply voltage. The internal voltage driver generates an internal voltage for driving a memory cell and a peripheral circuit of the semiconductor memory device in response to the first voltage and a predetermined control signal. The second clamp part generates a second voltage maintained at a constant voltage level in response to the external power supply voltage and applies the second voltage to the output terminal of the internal voltage driver.

바람직하기로는, 상기 제 1 전압은 상기 제 2 전압과 동일한 레벨이며, 상기 제 2 전압은 상기 내부 전압과 동일한 레벨인 것을 특징으로 한다. 상기 제 1 및 제 2 클램프부는 항상 턴 온 되는 것을 특징으로 한다.Preferably, the first voltage is the same level as the second voltage, the second voltage is characterized in that the same level as the internal voltage. The first and second clamp parts are always turned on.

상기 제 1 및 제 2 클램프부는 상기 외부 전원 전압과 상기 제 1 또는 제 2 전압을 발생하는 제 1 노드 사이에 연결되는 저항 소자 및 상기 제 1 노드와 접지 전압 사이에 직렬로 연결되는 n개의 다이오드를 구비한다. 여기서, 상기 다이오드의 개수는 상기 제 1 노드에서 발생되는 제 1 또는 제 2 전압의 레벨에 의해서 정하여진다.The first and second clamp units may include a resistor element connected between the external power supply voltage and a first node generating the first or second voltage, and n diodes connected in series between the first node and a ground voltage. Equipped. The number of diodes is determined by the level of the first or second voltage generated at the first node.

상기 기술적 과제를 달성하기 위한 본 발명의 제 2 실시예에 따른 내부 전압 발생 회로는 제 1 클램프부, 내부 전압 구동부 및 제 2 클램프부를 구비하는 것을 특징으로 한다.An internal voltage generation circuit according to a second embodiment of the present invention for achieving the above technical problem is characterized in that it comprises a first clamp portion, an internal voltage driver and a second clamp portion.

제 1 클램프부는 외부 전원 전압 및 소정의 제 1 제어 신호에 응답하여 일정한 전압 레벨로 유지되는 제 1 전압을 발생한다. 내부 전압 구동부는 상기 제 1 전압 및 소정의 제 2 제어 신호에 응답하여 상기 반도체 메모리 장치의 메모리 셀과 주변 회로를 구동하기 위한 내부 전압을 발생한다. 제 2 클램프부는 상기 외부 전원 전압에 응답하여 일정한 전압 레벨로 유지되는 제 2 전압을 발생하여 상기 내부 전압 구동부의 출력단으로 인가한다.The first clamp part generates a first voltage maintained at a constant voltage level in response to the external power supply voltage and the predetermined first control signal. The internal voltage driver generates an internal voltage for driving the memory cell and the peripheral circuit of the semiconductor memory device in response to the first voltage and the predetermined second control signal. The second clamp part generates a second voltage maintained at a constant voltage level in response to the external power supply voltage and applies the second voltage to the output terminal of the internal voltage driver.

바람직하기로는, 상기 제 1 전압은 상기 제 2 전압과 동일한 레벨이며, 상기 제 2 전압은 상기 내부 전압과 동일한 레벨인 것을 특징으로 한다. 또한 상기 제 1 클램프부는 상기 제 1 제어 신호에 응답하여 동작의 활성 또는 비활성이 결정되며, 상기 제 2 클램프부는 항상 턴 온 되는 것을 특징으로 한다.Preferably, the first voltage is the same level as the second voltage, the second voltage is characterized in that the same level as the internal voltage. In addition, the first clamp part is determined to be activated or deactivated in response to the first control signal, and the second clamp part is always turned on.

상기 내부 전압 구동부는 상기 제 2 제어 신호에 응답하여 동작의 활성 또는 비활성이 결정되며 상기 제 1 및 제 2 제어 신호는 그 논리 레벨이 서로 반전관계에 있는 것을 특징으로 한다.The internal voltage driver may determine whether to activate or deactivate an operation in response to the second control signal, and the first and second control signals may be inverted relative to each other.

상기 제 1 클램프부는 상기 외부 전원 전압에 소스가 연결되고 상기 제 1 제어 신호가 게이트로 인가되는 피모스 트랜지스터, 상기 피모스 트랜지스터의 드레인과 상기 제 1 전압을 발생하는 제 1 노드 사이에 연결되는 제 1 저항 소자 및 상기 제 1 노드와 접지 전압 사이에 직렬로 연결되는 n개의 다이오드를 구비한다. 상기 다이오드의 개수는 상기 제 1 노드에서 발생되는 제 1 전압의 레벨에 의해서 정하여진다.The first clamp part may include a PMOS transistor having a source connected to the external power supply voltage and the first control signal applied to a gate, a drain of the PMOS transistor, and a first node generating the first voltage. One resistor element and n diodes are connected in series between the first node and the ground voltage. The number of diodes is determined by the level of the first voltage generated at the first node.

상기 제 2 클램프부는 상기 외부 전원 전압과 상기 제 2 전압을 발생하는 제 2 노드 사이에 연결되는 제 2 저항 소자 및 상기 제 2 노드와 접지 전압 사이에 직렬로 연결되는 n개의 다이오드를 구비한다. 상기 다이오드의 개수는 상기 제 2 노드에서 발생되는 제 2 전압의 레벨에 의해서 정하여 진다.The second clamp part includes a second resistance element connected between the external power supply voltage and a second node generating the second voltage, and n diodes connected in series between the second node and the ground voltage. The number of diodes is determined by the level of the second voltage generated at the second node.

상기 기술적 과제를 달성하기 위한 본 발명의 제 3 실시예에 따른 내부 전압 발생 회로는, 제 1 클램프부, 셀 내부 전압 구동부, 페리 내부 전압 구동부, 제 2 클램프부 및 제 3 클램프부를 구비하는 것을 특징으로 한다.An internal voltage generation circuit according to a third embodiment of the present invention for achieving the above technical problem, characterized in that it comprises a first clamp portion, a cell internal voltage driver, a ferry internal voltage driver, a second clamp portion and a third clamp portion. It is done.

제 1 클램프부는 외부 전원 전압 및 소정의 제 1 제어 신호에 응답하여 일정한 전압 레벨로 유지되는 제 1 전압을 발생한다. 셀 내부 전압 구동부는 상기 제 1 전압 및 소정의 제 2 제어 신호에 응답하여 상기 반도체 메모리 장치의 메모리 셀을 구동하기 위한 셀 내부 전압을 발생한다. 페리 내부 전압 구동부는 상기 제 1 전압 및 소정의 제 2 제어 신호에 응답하여 상기 반도체 메모리 장치의 메모리 주변 회로들을 구동하기 위한 페리 내부 전압을 발생한다.The first clamp part generates a first voltage maintained at a constant voltage level in response to the external power supply voltage and the predetermined first control signal. The cell internal voltage driver generates a cell internal voltage for driving a memory cell of the semiconductor memory device in response to the first voltage and a predetermined second control signal. The ferry internal voltage driver generates a ferry internal voltage for driving memory peripheral circuits of the semiconductor memory device in response to the first voltage and the predetermined second control signal.

제 2 클램프부는 상기 외부 전원 전압에 응답하여 일정한 전압 레벨로 유지되는 제 2 전압을 발생하여 상기 셀 내부 전압 구동부의 출력단으로 인가한다. 제 3 클램프부는 상기 외부 전원 전압에 응답하여 일정한 전압 레벨로 유지되는 제 3전압을 발생하여 상기 페리 내부 전압 구동부의 출력단으로 인가한다.The second clamp part generates a second voltage maintained at a constant voltage level in response to the external power supply voltage, and applies it to the output terminal of the cell internal voltage driver. The third clamp unit generates a third voltage maintained at a constant voltage level in response to the external power supply voltage and applies the third voltage to the output terminal of the internal ferry voltage driver.

바람직하기로는, 상기 제 1 전압은 상기 제 2 및 제 3 전압과 동일한 레벨이며 상기 제 2 및 제 3 전압은 상기 셀 내부 전압 및 페리 내부 전압과 동일한 레벨이다.Preferably, the first voltage is at the same level as the second and third voltages and the second and third voltages are at the same level as the cell internal voltage and the ferry internal voltage.

또한 상기 제 1 클램프부는 상기 제 1 제어 신호에 응답하여 동작의 활성 또는 비활성이 결정되며 상기 제 2 및 제 3 클램프부는 항상 턴 온 되는 것을 특징으로 한다. 상기 셀 내부 전압 구동부 및 페리 내부 전압 구동부는 상기 제 2 제어 신호에 응답하여 동작의 활성 또는 비활성이 결정된다. 또한 상기 제 1 및 제 2 제어 신호는 그 논리 레벨이 서로 반전관계에 있다.In addition, the first clamp unit is determined to be activated or deactivated in response to the first control signal, characterized in that the second and third clamp unit is always turned on. The cell internal voltage driver and the ferry internal voltage driver determine whether to activate or deactivate an operation in response to the second control signal. In addition, the logic levels of the first and second control signals are inverted with each other.

상기 제 1 클램프부는 상기 외부 전원 전압에 소스가 연결되고 상기 제 1 제어 신호가 게이트로 인가되는 피모스 트랜지스터, 상기 피모스 트랜지스터의 드레인과 상기 제 1 전압을 발생하는 제 1 노드 사이에 연결되는 제 1 저항 소자 및 상기 제 1 노드와 접지 전압 사이에 직렬로 연결되는 n개의 다이오드를 구비하는 것을 특징으로 한다. 여기서 상기 다이오드의 개수는 상기 제 1 노드에서 발생되는 제 1 전압의 레벨에 의해서 정하여진다.The first clamp part may include a PMOS transistor having a source connected to the external power supply voltage and the first control signal applied to a gate, a drain of the PMOS transistor, and a first node generating the first voltage. And one diode connected in series between the first resistance element and the first node and the ground voltage. The number of diodes is determined by the level of the first voltage generated at the first node.

상기 제 2 클램프부는 상기 외부 전원 전압과 상기 제 2 전압을 발생하는 제 2 노드 사이에 연결되는 제 2 저항 소자 및 상기 제 2 노드와 접지 전압 사이에 직렬로 연결되는 n개의 다이오드를 구비한다. 상기 다이오드의 개수는 상기 제 2 노드에서 발생되는 제 2 전압의 레벨에 의해서 정하여진다.The second clamp part includes a second resistance element connected between the external power supply voltage and a second node generating the second voltage, and n diodes connected in series between the second node and the ground voltage. The number of diodes is determined by the level of the second voltage generated at the second node.

상기 제 3 클램프부는 상기 외부 전원 전압과 상기 제 3 전압을 발생하는 제3 노드 사이에 연결되는 제 3 저항 소자 및 상기 제 3 노드와 접지 전압 사이에 직렬로 연결되는 n개의 다이오드를 구비하는 것을 특징으로 한다. 여기서 상기 다이오드의 개수는 상기 제 3 노드에서 발생되는 제 3 전압의 레벨에 의해서 정하여진다.The third clamp part includes a third resistance element connected between the external power supply voltage and a third node generating the third voltage and n diodes connected in series between the third node and the ground voltage. It is done. The number of diodes is determined by the level of the third voltage generated at the third node.

본 발명과 본 발명의 동작상의 이점 및 본 발명의 실시에 의하여 달성되는 목적을 충분히 이해하기 위해서는 본 발명의 바람직한 실시예를 예시하는 첨부 도면 및 도면에 기재된 내용을 참조하여야 한다.DETAILED DESCRIPTION In order to fully understand the present invention, the operational advantages of the present invention, and the objects achieved by the practice of the present invention, reference should be made to the accompanying drawings which illustrate preferred embodiments of the present invention and the contents described in the drawings.

이하, 첨부한 도면을 참조하여 본 발명의 바람직한 실시예를 설명함으로써, 본 발명을 상세히 설명한다. 각 도면에 제시된 동일한 참조부호는 동일한 부재를 나타낸다.Hereinafter, exemplary embodiments of the present invention will be described in detail with reference to the accompanying drawings. Like reference numerals in the drawings denote like elements.

도 4는 본 발명의 제 1 실시예에 따른 내부 전압 발생 회로를 나타내는 블럭도이다.4 is a block diagram illustrating an internal voltage generator circuit according to a first embodiment of the present invention.

도 4를 참조하면 본 발명의 제 1 실시예에 따른 내부 전압 발생 회로(400)는 제 1 클램프부(410), 내부 전압 구동부(420) 및 제 2 클램프부(430)를 구비하는 것을 특징으로 한다.4, the internal voltage generation circuit 400 according to the first embodiment of the present invention includes a first clamp part 410, an internal voltage driver 420, and a second clamp part 430. do.

제 1 클램프부(410)는 외부 전원 전압(VDD)에 응답하여 일정한 전압 레벨로 유지되는 제 1 전압(VT1)을 발생한다. 내부 전압 구동부(420)는 제 1 전압(VT1) 및 소정의 제어 신호(CS)에 응답하여 반도체 메모리 장치의 메모리 셀과 주변 회로를 구동하기 위한 내부 전압(IVT)을 발생한다. 제 2 클램프부(430)는 외부 전원 전압(VDD)에 응답하여 일정한 전압 레벨로 유지되는 제 2 전압(VT2)을 발생하여 내부 전압 구동부(420)의 출력단으로 인가한다.The first clamp unit 410 generates a first voltage VT1 maintained at a constant voltage level in response to the external power supply voltage VDD. The internal voltage driver 420 generates an internal voltage IVT for driving the memory cell and the peripheral circuit of the semiconductor memory device in response to the first voltage VT1 and the predetermined control signal CS. The second clamp unit 430 generates a second voltage VT2 that is maintained at a constant voltage level in response to the external power supply voltage VDD and applies it to the output terminal of the internal voltage driver 420.

바람직하기로는, 제 1 전압(VT1)은 제 2 전압(VT2)과 동일한 레벨이며, 제 2 전압(VT2)은 내부 전압(IVT)과 동일한 레벨인 것을 특징으로 한다. 또한 제 1 및 제 2 클램프부(410, 430)는 항상 턴 온 되는 것을 특징으로 한다.Preferably, the first voltage VT1 is at the same level as the second voltage VT2, and the second voltage VT2 is at the same level as the internal voltage IVT. In addition, the first and second clamp parts 410 and 430 are always turned on.

도 5(A)는 도 4의 제 1 및 제 2 클램프부를 나타내는 회로도이다.FIG. 5A is a circuit diagram illustrating the first and second clamp portions of FIG. 4.

도 5(B)는 도 4의 내부 전압 구동부를 나타내는 회로도이다.FIG. 5B is a circuit diagram illustrating the internal voltage driver of FIG. 4.

도 5(A)를 참조하면, 제 1 및 제 2 클램프부(410, 430)는 외부 전원 전압(VDD)과 제 1 또는 제 2 전압(VT1, VT2)을 발생하는 제 1 노드(N1) 사이에 연결되는 저항 소자(R) 및 제 1 노드(N1)와 접지 전압(VSS) 사이에 직렬로 연결되는 n개의 다이오드(D1 ~ Dn)를 구비한다. 여기서, 다이오드(D1 ~ Dn)의 개수는 제 1 노드(N1)에서 발생되는 제 1 또는 제 2 전압(VT1, VT2)의 레벨에 의해서 정하여진다.Referring to FIG. 5A, the first and second clamp units 410 and 430 may be disposed between the external power supply voltage VDD and the first node N1 generating the first or second voltages VT1 and VT2. And n diodes D1 to Dn connected in series between the resistance element R connected to the first node N1 and the ground voltage VSS. Here, the number of diodes D1 to Dn is determined by the level of the first or second voltages VT1 and VT2 generated at the first node N1.

도 5(B)를 참조하면, 내부 전압 구동부(420)는 외부 전원 전압(VDD)에 소스가 연결되는 제 1 피모스 트랜지스터(MP1),제 1 피모스 트랜지스터(MP1)의 드레인에 드레인이 연결되고 게이트로 제 1 전압(VT1)이 연결되는 제 1 엔모스 트랜지스터(MN1), 외부 전원 전압(VDD)에 소스가 연결되고 게이트와 드레인이 상기 제 1 피모스 트랜지스터(MP1)의 게이트에 연결되는 제 2 피모스 트랜지스터(MP2), 제 2 피모스 트랜지스터((MP2)의 드레인에 드레인이 연결되고 게이트가 내부 전압(IVT) 및 제 2 전압(VT2)에 연결되는 제 2 엔모스 트랜지스터(MN2), 제 1 및 제 2 엔모스 트랜지스터(MN1, MN2)의 소스에 드레인이 연결되고 게이트에 제어 신호(CS)가 연결되며 소스가 접지 전압(VSS)으로 연결되는 제 3 엔모스 트랜지스터(MN3), 외부 전원 전압(VDD)에 소스가 연결되고 제어 신호(CS)가 게이트로 인가되며 드레인이 제 1 엔모스 트랜지스터(MN1)의 드레인으로 연결되는 제 3 피모스 트랜지스터(MP3) 및 외부 전원 전압(VDD)에 소스가 연결되고 제 1 엔모스 트랜지스터(MN1)의 드레인에 게이트가 연결되고 드레인이 내부 전압(IVT) 및 제 2 전압(VT2)으로 연결되는 제 4 피모스 트랜지스터(MP4)를 구비한다. 여기서 제어 신호(CS)는 제 3 엔모스 트랜지스터(MN3)를 항상 턴 온 시키는 전압 레벨이다.Referring to FIG. 5B, the internal voltage driver 420 has a drain connected to a drain of a first PMOS transistor MP1 and a first PMOS transistor MP1 having a source connected to an external power supply voltage VDD. And a first NMOS transistor MN1 having a gate connected to the first voltage VT1, a source connected to an external power supply voltage VDD, and a gate and a drain connected to a gate of the first PMOS transistor MP1. The second NMOS transistor MN2 having a drain connected to the drain of the second PMOS transistor MP2 and the second PMOS transistor MP2 and a gate connected to the internal voltage IVT and the second voltage VT2. A third NMOS transistor MN3 having a drain connected to a source of the first and second NMOS transistors MN1 and MN2, a control signal CS connected to a gate, and a source connected to a ground voltage VSS; Source is connected to external power supply voltage VDD and control signal CS is gated The source is connected to the third PMOS transistor MP3 and the external power supply voltage VDD, the drain of which is connected to the drain of the first NMOS transistor MN1, and the gate is connected to the drain of the first NMOS transistor MN1. And a fourth PMOS transistor MP4 connected to the drain and having an internal voltage IVT and a second voltage VT2, wherein the control signal CS always turns on the third NMOS transistor MN3. Is the voltage level.

이하 도 4 및 도 5를 참조하여 내부 전압 발생 회로(400)의 동작이 상세히 설명된다.Hereinafter, the operation of the internal voltage generation circuit 400 will be described in detail with reference to FIGS. 4 and 5.

제 1 클램프부(410)는 외부 전원 전압(VDD)에 응답하여 일정한 전압 레벨로 유지되는 제 1 전압(VT1)을 발생한다. 제 1 클램프부()는 종래의 내부 전압 발생 회로와 비교할 때, 기준 전압 발생 회로와 동일한 기능을 한다. 즉 내부전압(IVT)을 발생하는 내부 전압 구동부(420)로 인가되는 제 1 전압(VT1)은 기준 전압 발생 회로의 기준 전압과 같은 것이다. 또한 제 1 전압(VT1)에 의하여 내부 전압 구동부(420)가 동작된다.The first clamp unit 410 generates a first voltage VT1 maintained at a constant voltage level in response to the external power supply voltage VDD. Compared with the conventional internal voltage generation circuit, the first clamp portion (1) has the same function as the reference voltage generation circuit. That is, the first voltage VT1 applied to the internal voltage driver 420 generating the internal voltage IVT is the same as the reference voltage of the reference voltage generator. In addition, the internal voltage driver 420 is operated by the first voltage VT1.

제 2 클램프부(430)는 외부 전원 전압(VDD)에 응답하여 일정한 전압 레벨로 유지되는 제 2 전압(VT2)을 발생하여 내부 전압 구동부(420)의 출력단으로 인가한다. 제 2 클램프부(430)는 종래의 기준 전압 변환 회로의 기능을 대신한다. 즉, 제 2 클램프부(430)에서 발생되는 제 2 전압(VT2)은 내부 전압(IVT)과 동일한 전압 레벨로 발생되어서 종래의 기준 전압 변환 회로를 사용하지 않고 바로 내부전압(IVT)으로 사용된다. 다시 말하면, 제 1 전압(VT1)은 제 2 전압(VT2)과 동일한 레벨이며, 제 2 전압(VT2)은 내부 전압(IVT)과 동일한 레벨이다. 또한 제 1 및 제 2 클램프부(410, 430)는 항상 턴 온 되어 있다.The second clamp unit 430 generates a second voltage VT2 that is maintained at a constant voltage level in response to the external power supply voltage VDD and applies it to the output terminal of the internal voltage driver 420. The second clamp unit 430 replaces the function of the conventional reference voltage conversion circuit. That is, the second voltage VT2 generated by the second clamp unit 430 is generated at the same voltage level as the internal voltage IVT, and is directly used as the internal voltage IVT without using a conventional reference voltage conversion circuit. . In other words, the first voltage VT1 is at the same level as the second voltage VT2, and the second voltage VT2 is at the same level as the internal voltage IVT. In addition, the first and second clamp portions 410 and 430 are always turned on.

내부 전압 구동부(420)는 제 1 전압(VT1) 및 소정의 제어 신호(CS)에 응답하여 반도체 메모리 장치의 메모리 셀과 주변 회로를 구동하기 위한 내부 전압(IVT)을 발생한다. 여기서 제어 신호(CS)는 내부 전압 구동부(420)를 항상 턴 온 시키는 전압레벨을 가진다. 즉, 제 1 클램프부(410), 제 2 클램프부(430) 및 내부 전압 구동부(420)는 계속 동작된다. 위와 같은 구성을 가지는 본 발명의 제 1 실시예에 따른 내부 전압 발생 회로(400)는 종래의 기준 전압 발생 회로와 기준 전압 변환 회로가 필요하지 않으므로 칩의 면적을 줄일 수 있다.The internal voltage driver 420 generates an internal voltage IVT for driving the memory cell and the peripheral circuit of the semiconductor memory device in response to the first voltage VT1 and the predetermined control signal CS. The control signal CS has a voltage level which always turns on the internal voltage driver 420. That is, the first clamp part 410, the second clamp part 430, and the internal voltage driver 420 continue to operate. The internal voltage generation circuit 400 according to the first embodiment of the present invention having the above configuration does not require the conventional reference voltage generation circuit and the reference voltage conversion circuit, thereby reducing the area of the chip.

도 5(A)를 참조하면, 제 1 및 제 2 클램프부(410, 430)는 외부 전원 전압(VDD)과 제 1 또는 제 2 전압(VT1, VT2)을 발생하는 제 1 노드(N1) 사이에 연결되는 저항 소자(R) 및 제 1 노드(N1)와 접지 전압(VSS) 사이에 직렬로 연결되는 n개의 다이오드(D1 ~ Dn)를 구비한다.Referring to FIG. 5A, the first and second clamp units 410 and 430 may be disposed between the external power supply voltage VDD and the first node N1 generating the first or second voltages VT1 and VT2. And n diodes D1 to Dn connected in series between the resistance element R connected to the first node N1 and the ground voltage VSS.

외부 전원 전압(VDD)이 인가되면 다이오우드들(D1 ~ Dn)이 턴 온 되기 전까지는 제 1 또는 제 2 전압(VT1, VT2)은 계속 전압 레벨이 상승된다. 그러다가 다이오우드가 턴 온 되어 전류가 접지 전압(VSS)쪽으로 흐르게 되면 제 1 또는 제 2 전압(VT1, VT2)은 일정한 전압 레벨을 유지하게 된다. 이 일정한 전압 레벨을 내부 전압(IVT) 레벨과 동일하도록 조정하면 종래의 기준 전압 변환 회로가 없어도 반도체 메모리 장치의 동작상태이거나 대기상태이거나에 관계없이 일정한 내부전압(IVT)을 메모리 셀이나 주변 회로로 공급할 수 있게된다. 이러한 일정한 전압 레벨은 다이오우드(D1 ~ Dn)의 개수를 가지고 접지 전압(VSS)쪽으로 흐르는 전류를 조정하여 조절할 수 있다.When the external power supply voltage VDD is applied, the voltage levels of the first or second voltages VT1 and VT2 continue to rise until the diodes D1 to Dn are turned on. Then, when the diode is turned on so that current flows toward the ground voltage VSS, the first or second voltages VT1 and VT2 maintain a constant voltage level. If this constant voltage level is adjusted to be equal to the internal voltage (IVT) level, the constant internal voltage (IVT) is transferred to the memory cell or peripheral circuit regardless of the operation state or standby state of the semiconductor memory device without the conventional reference voltage conversion circuit. It becomes possible to supply. The constant voltage level may be adjusted by adjusting the current flowing toward the ground voltage VSS with the number of diodes D1 to Dn.

제 1 및 제 2 클램프부(410, 430)는 클램프 회로이므로 특정 전압 이상에서만 전류를 소모하기 때문에 데이터 리텐션 전압에서의 전류의 소모를 줄이는데 효과적이다.Since the first and second clamp parts 410 and 430 are clamp circuits, current is consumed only at a specific voltage or more, and thus, the first and second clamp parts 410 and 430 are effective in reducing current consumption at the data retention voltage.

도 5(B)를 참조하면, 내부 전압 구동부(420)는 일반적인 차동 증폭기의 구조를 가진다. 이하에서 그 동작을 살펴보기로 한다.Referring to FIG. 5B, the internal voltage driver 420 has a structure of a general differential amplifier. The operation will be described below.

제어 신호(CS)에 의하여 제 3 엔모스 트랜지스터(MN3)가 턴 온 되면 내부 전압 구동부(420)가 동작된다. 제어 신호(CS)의 전압 레벨은 제 3 엔모스 트랜지스터(MN3)를 항상 턴 온 시키는 전압 레벨이다.When the third NMOS transistor MN3 is turned on by the control signal CS, the internal voltage driver 420 is operated. The voltage level of the control signal CS is a voltage level which always turns on the third NMOS transistor MN3.

제 1 전압(VT1)이 인가되어 제 1 엔모스 트랜지스터(MN1)의 문턱 전압보다 높아지면 제 1 엔모스 트랜지스터(MN1)는 턴 온 된다.When the first voltage VT1 is applied to be higher than the threshold voltage of the first NMOS transistor MN1, the first NMOS transistor MN1 is turned on.

제 1 및 제 3 엔모스 트랜지스터들(MN1, MN3)이 턴 온 되면 제 1 엔모스 트랜지스터(MN1)의 드레인의 전압이 로우 레벨로 되므로 제 4 피모스 트랜지스터(MP4)가 턴 온 되고 내부 전압(IVT)이 발생되기 시작한다. 그러다가 내부 전압(IVT)이 점점 증가하여 제 1 전압(VT1)보다 더 높게 발생되면 제 2 엔모스 트랜지스터(MN2)는 제 1 엔모스 트랜지스터(MN1)보다 더 많이 턴 온 된다. 그러면 제 2 엔모스 트랜지스터(MN2)의 드레인은 로우 레벨이 된다. 그로 인하여 제 1 및 제 2 피모스 트랜지스터(MP1, MP2)들은 턴 온 되어 제 1 엔모스 트랜지스터(MN1)의드레인 전압은 로우 레벨에서 하이 레벨로 증가하게 된다. 따라서 제 4 피모스 트랜지스터(MP4)는 턴 오프 된다. 제 4 피모스 트랜지스터(MP4)가 턴 오프 되면 내부 전압(IVT)은 다시 낮아지게 되고 그로 인하여 제 2 엔모스 트랜지스터(MN2)는 제 1 엔모스 트랜지스터(MN1)보다 적게 턴 온 된다. 그러면 다시 제 1 엔모스 트랜지스터(MN1)의 드레인 전압이 낮아져서 제 4 피모스 트랜지스터(MP4)는 턴 온 되어 내부 전압(IVT)을 증가시킨다. 이와 같은 과정을 반복하면서 내부 전압 구동부(420)에서 발생되는 내부 전압(IVT)은 제 1 전압(VT1)이 계속 인가되는 한 제 1 전압(VT1)과 동일한 레벨로 유지된다.When the first and third NMOS transistors MN1 and MN3 are turned on, the voltage of the drain of the first NMOS transistor MN1 becomes low, so the fourth PMOS transistor MP4 is turned on and the internal voltage ( IVT) begins to occur. When the internal voltage IVT is gradually increased to be higher than the first voltage VT1, the second NMOS transistor MN2 is turned on more than the first NMOS transistor MN1. Then, the drain of the second NMOS transistor MN2 is at a low level. As a result, the first and second PMOS transistors MP1 and MP2 are turned on so that the drain voltage of the first NMOS transistor MN1 increases from a low level to a high level. Therefore, the fourth PMOS transistor MP4 is turned off. When the fourth PMOS transistor MP4 is turned off, the internal voltage IVT is lowered again, whereby the second NMOS transistor MN2 is turned on less than the first NMOS transistor MN1. Then, the drain voltage of the first NMOS transistor MN1 is lowered, so that the fourth PMOS transistor MP4 is turned on to increase the internal voltage IVT. Repeating the above process, the internal voltage IVT generated by the internal voltage driver 420 is maintained at the same level as the first voltage VT1 as long as the first voltage VT1 is still applied.

결국 제 1 실시예에 따른 내부 전압 발생 회로(400)에 의하여 전류 소모를 줄이고 또한 내부 전압 발생 회로(400)가 반도체 메모리 칩에서 차지하는 면적을 줄일 수 있다.As a result, the current consumption can be reduced by the internal voltage generation circuit 400 according to the first embodiment, and the area occupied by the internal voltage generation circuit 400 in the semiconductor memory chip can be reduced.

도 6은 본 발명의 제 2 실시예에 따른 내부 전압 발생 회로를 나타내는 블록도이다.6 is a block diagram illustrating an internal voltage generator circuit according to a second exemplary embodiment of the present invention.

도 6을 참조하면, 본 발명의 제 2 실시예에 따른 내부 전압 발생 회로(600)는 제 1 클램프부(610), 내부 전압 구동부(620) 및 제 2 클램프부(630)를 구비하는 것을 특징으로 한다.Referring to FIG. 6, the internal voltage generation circuit 600 according to the second embodiment of the present invention includes a first clamp part 610, an internal voltage driver 620, and a second clamp part 630. It is done.

제 1 클램프부(610)는 외부 전원 전압(VDD) 및 소정의 제 1 제어 신호(CS1)에 응답하여 일정한 전압 레벨로 유지되는 제 1 전압(VT1)을 발생한다. 제 1 클램프부(610)는 제 1 제어 신호(CS1)에 응답하여 동작의 활성 또는 비활성이 결정된다.The first clamp unit 610 generates a first voltage VT1 maintained at a constant voltage level in response to the external power supply voltage VDD and the predetermined first control signal CS1. The first clamp unit 610 determines whether to activate or deactivate the operation in response to the first control signal CS1.

내부 전압 구동부(620)는 제 1 전압(VT1) 및 소정의 제 2 제어 신호(CS2)에 응답하여 반도체 메모리 장치의 메모리 셀과 주변 회로를 구동하기 위한 내부 전압(IVT)을 발생한다. 내부 전압 구동부(620)는 제 2 제어 신호(CS2)에 응답하여 동작의 활성 또는 비활성이 결정된다. 제 2 클램프부(630)는 외부 전원 전압(VDD)에 응답하여 일정한 전압 레벨로 유지되는 제 2 전압(VT2)을 발생하여 내부 전압 구동부(620)의 출력단으로 인가한다. 제 2 클램프부(630)는 항상 턴 온 되는 것을 특징으로 한다.The internal voltage driver 620 generates an internal voltage IVT for driving the memory cell and the peripheral circuit of the semiconductor memory device in response to the first voltage VT1 and the predetermined second control signal CS2. The internal voltage driver 620 determines whether to activate or deactivate the operation in response to the second control signal CS2. The second clamp unit 630 generates a second voltage VT2 maintained at a constant voltage level in response to the external power supply voltage VDD and applies the generated second voltage VT2 to the output terminal of the internal voltage driver 620. The second clamp part 630 is always turned on.

제 1 전압(VT1)은 제 2 전압(VT2)과 동일한 레벨이며, 제 2 전압(VT2)은 내부 전압(IVT)과 동일한 레벨이다. 또한 제 1 및 제 2 제어 신호(CS1, CS2)는 그 논리 레벨이 서로 반전관계에 있는 것을 특징으로 한다.The first voltage VT1 is at the same level as the second voltage VT2, and the second voltage VT2 is at the same level as the internal voltage IVT. In addition, the logic levels of the first and second control signals CS1 and CS2 are inverted from each other.

도 7은 도 6의 내부 전압 발생 회로를 나타내는 회로도이다.FIG. 7 is a circuit diagram illustrating the internal voltage generation circuit of FIG. 6.

도 7을 참조하면, 제 1 클램프부(610)는 외부 전원 전압(VDD)에 소스가 연결되고 제 1 제어 신호(CS1)가 게이트로 인가되는 피모스 트랜지스터(MP), 피모스 트랜지스터(MP)의 드레인과 제 1 전압(VT1)을 발생하는 제 1 노드(N1) 사이에 연결되는 제 1 저항 소자(R1) 및 제 1 노드(N1)와 접지 전압(VSS) 사이에 직렬로 연결되는 n개의 다이오드(D1 ~ Dn)를 구비한다. 다이오드(D1 ~ Dn)의 개수는 제 1 노드(N1)에서 발생되는 제 1 전압(VT1)의 레벨에 의해서 정하여진다.Referring to FIG. 7, the first clamp unit 610 may include a PMOS transistor MP and a PMOS transistor MP having a source connected to an external power supply voltage VDD and a first control signal CS1 applied to a gate. N resistors connected in series between the first node N1 and the ground voltage VSS and the first resistance element R1 connected between the drain of the first node N1 and the first node N1 generating the first voltage VT1. Diodes D1 to Dn are provided. The number of diodes D1 to Dn is determined by the level of the first voltage VT1 generated at the first node N1.

제 2 클램프부(630)는 외부 전원 전압(VDD)과 제 2 전압(VT2)을 발생하는 제 2 노드(N2) 사이에 연결되는 제 2 저항 소자(R2) 및 제 2 노드(N2)와 접지 전압(VSS) 사이에 직렬로 연결되는 n개의 다이오드(D1 ~ Dn)를 구비한다.다이오드(D1 ~ Dn)의 개수는 제 2 노드(N2)에서 발생되는 제 2 전압(VT2)의 레벨에 의해서 정하여 진다.The second clamp part 630 is grounded with the second resistor element R2 and the second node N2 connected between the external power supply voltage VDD and the second node N2 generating the second voltage VT2. N diodes D1 to Dn connected in series between the voltages VSS. The number of diodes D1 to Dn depends on the level of the second voltage VT2 generated at the second node N2. It is decided.

내부 전압 구동부(620)는 외부 전원 전압(VDD)에 소스가 연결되는 제 1 피모스 트랜지스터(MP1), 제 1 피모스 트랜지스터(MP1)의 드레인에 드레인이 연결되고 게이트로 제 1 전압(VT1)이 연결되는 제 1 엔모스 트랜지스터(MN1), 외부 전원 전압(VDD)에 소스가 연결되고 게이트와 드레인이 제 1 피모스 트랜지스터(MP1)의 게이트에 연결되는 제 2 피모스 트랜지스터(MP2), 제 2 피모스 트랜지스터(MP2)의 드레인에 드레인이 연결되고 게이트가 내부 전압(IVT) 및 제 2 전압(VT2)에 연결되는 제 2 엔모스 트랜지스터(MN2), 제 1 및 제 2 엔모스 트랜지스터(MN1, MN2)의 소스에 드레인이 연결되고 게이트에 제 2 제어 신호(CS2)가 연결되며 소스가 접지 전압(VSS)으로 연결되는 제 3 엔모스 트랜지스터(MN3), 외부 전원 전압(VDD)에 소스가 연결되고 제 2 제어 신호(CS2)가 게이트로 인가되며 드레인이 제 1 엔모스 트랜지스터(MN1)의 드레인으로 연결되는 제 3 피모스 트랜지스터(MP3) 및 외부 전원 전압(VDD)에 소스가 연결되고 제 1 엔모스 트랜지스터(MN1)의 드레인에 게이트가 연결되고 드레인이 내부 전압(IVT) 및 제 2 전압(VT2)으로 연결되는 제 4 피모스 트랜지스터(MP4)를 구비한다.The internal voltage driver 620 has a drain connected to the drain of the first PMOS transistor MP1 and the first PMOS transistor MP1 having a source connected to the external power supply voltage VDD, and the first voltage VT1 to the gate. The first NMOS transistor MN1 connected thereto, the second PMOS transistor MP2 having a source connected to an external power supply voltage VDD, and a gate and a drain thereof connected to a gate of the first PMOS transistor MP1; The second NMOS transistor MN2, the first and second NMOS transistors MN1 having a drain connected to the drain of the 2 PMOS transistor MP2 and a gate connected to the internal voltage IVT and the second voltage VT2. , The third NMOS transistor MN3 having a drain connected to a source of MN2, a second control signal CS2 connected to a gate, and a source connected to a ground voltage VSS, and a source connected to an external power supply voltage VDD. Connected and the second control signal CS2 is applied to the gate and A source is connected to the third PMOS transistor MP3 and the external power supply voltage VDD connected to the drain of the first NMOS transistor MN1, a gate is connected to the drain of the first NMOS transistor MN1, and a drain is connected. The fourth PMOS transistor MP4 is connected to the internal voltage IVT and the second voltage VT2.

이하 도 6 및 도 7을 참조하여 본 발명의 제 2 실시예에 따른 내부전압 발생 회로의 동작이 상세히 설명된다.6 and 7, the operation of the internal voltage generation circuit according to the second embodiment of the present invention will be described in detail.

본 발명의 제 2 실시예에 따른 내부 전압 발생 회로(600)는 제 1 및 제 2 제어 신호(CS1, CS2)에 의하여 동작이 제어된다는 것에 기인한 동작 및 회로 구성의차이점을 제외하고는 제 1 실시예에 따른 내부 전압 발생 회로(400)와 동작 및 회로의 구성이 동일하다. 따라서 그 차이점을 중심으로 설명하고 동일한 동작에 대해서는 설명을 생략한다.The internal voltage generation circuit 600 according to the second embodiment of the present invention has a first operation except for a difference in operation and circuit configuration due to the operation controlled by the first and second control signals CS1 and CS2. The operation and the configuration of the internal voltage generator circuit 400 according to the embodiment are the same. Therefore, the differences will be mainly described and the same operation will be omitted.

내부 전압 발생 회로(600)의 제 1 클램프부(610) 및 내부 전압 구동부(620)는 제 1 및 제 2 제어 신호(CS1, CS2)에 응답하여 동작이 결정된다. 제 1 및 제 2 제어 신호(CS1, CS2)는 서로 반전 관계에 있는 신호이다. 또한 제 1 및 제 2 제어 신호(CS1, CS2)는 외부에서 사용자가 인가해줄 수 있는 신호이다. 제 1 및 제 2 제어 신호(CS1, CS2)는 반도체 메모리 장치의 동작 상태 및 대기 상태에 따라 제 1 클램프부(610) 및 내부 전압 구동부(620)의 턴 온 및 턴 오프를 결정한다. 즉, 대기 상태에서는 제 1 제어 신호(CS1)가 하이 레벨로 인가되어 제 1 클램프부(610)는 턴 오프 되고, 따라서 제 2 제어 신호(CS2)는 로우 레벨로 인가되므로 내부 전압 구동부(620) 역시 턴 오프 된다. 대기 상태에는 제 2 클램프부(630)만이 동작하여 대기 상태중의 내부 전압(IVT)을 메모리 셀이나 주변 회로로 인가한다. 제 2 클램프부(630)는 반도체 메모리 장치의 동작 상태나 대기 상태에서 모두 동작된다. 대기 상태에서 제 1 클램프부(610) 및 내부 전압 구동부(620)가 턴 오프 되므로 소모 전류가 감소되는 장점이 있다.The operation of the first clamp part 610 and the internal voltage driver 620 of the internal voltage generation circuit 600 is determined in response to the first and second control signals CS1 and CS2. The first and second control signals CS1 and CS2 are inverted relations with each other. In addition, the first and second control signals CS1 and CS2 are signals that can be applied by a user from the outside. The first and second control signals CS1 and CS2 determine turn-on and turn-off of the first clamp unit 610 and the internal voltage driver 620 according to the operating state and the standby state of the semiconductor memory device. That is, in the standby state, since the first control signal CS1 is applied at a high level, the first clamp part 610 is turned off, and thus the second control signal CS2 is applied at a low level, so that the internal voltage driver 620 is applied. It is also turned off. In the standby state, only the second clamp unit 630 operates to apply the internal voltage IVT in the standby state to the memory cell or the peripheral circuit. The second clamp unit 630 is operated in both an operating state and a standby state of the semiconductor memory device. Since the first clamp unit 610 and the internal voltage driver 620 are turned off in the standby state, there is an advantage that the current consumption is reduced.

반도체 메모리 장치가 동작 상태로 전환되면, 제 1 제어 신호(CS1)는 로우 레벨로 제 1 클램프부(610)의 피모스 트랜지스터(MP)로 인가되고 제 1 전압(VT1)이 발생된다. 외부 전원 전압(VDD)에 의해 제 1 전압(VT1)의 레벨이 상승되다가 일정한 전압 레벨에 도달하면 다이오드들(D1 ~ D3)이 턴 온 되어 접지 전압(VSS)쪽으로전류가 흐르게 되므로 제 1 전압(VT1)의 레벨은 일정하게 유지된다. 이 때 제 2 제어 신호(CS2)는 하이 레벨로 내부 전압 구동부(620)의 제 3 엔모스 트랜지스터(MN3)의 게이트로 인가되어 내부 전압 구동부(620)가 동작되고 앞에서 설명한 차동 증폭기의 동작에 의하여 내부 전압(IVT)은 제 1 전압(VT1)과 동일한 전압 레벨로 발생된다.When the semiconductor memory device is switched to the operating state, the first control signal CS1 is applied to the PMOS transistor MP of the first clamp unit 610 at a low level and the first voltage VT1 is generated. When the level of the first voltage VT1 is increased by the external power supply voltage VDD and reaches a constant voltage level, the diodes D1 to D3 are turned on and current flows toward the ground voltage VSS. The level of VT1) remains constant. At this time, the second control signal CS2 is applied to the gate of the third NMOS transistor MN3 of the internal voltage driver 620 at a high level so that the internal voltage driver 620 is operated and the operation of the differential amplifier described above. The internal voltage IVT is generated at the same voltage level as the first voltage VT1.

도 8은 본 발명의 제 3 실시예에 따른 내부 전압 발생 회로를 나타내는 블럭도이다.8 is a block diagram illustrating an internal voltage generator circuit according to a third exemplary embodiment of the present invention.

도 8을 참조하면, 본 발명의 제 3 실시예에 따른 내부 전압 발생 회로(800)는, 제 1 클램프부(810), 셀 내부 전압 구동부(820), 페리 내부 전압 구동부(840), 제 2 클램프부(830) 및 제 3 클램프부(850)를 구비하는 것을 특징으로 한다.Referring to FIG. 8, the internal voltage generation circuit 800 according to the third embodiment of the present invention may include a first clamp unit 810, a cell internal voltage driver 820, a ferry internal voltage driver 840, and a second. The clamp unit 830 and the third clamp unit 850 are provided.

제 1 클램프부(810)는 외부 전원 전압(VDD) 및 소정의 제 1 제어 신호(CS1)에 응답하여 일정한 전압 레벨로 유지되는 제 1 전압(VT1)을 발생한다. 제 1 클램프부(810)는 제 1 제어 신호(CS1)에 응답하여 동작의 활성 또는 비활성이 결정된다.The first clamp unit 810 generates a first voltage VT1 maintained at a constant voltage level in response to the external power supply voltage VDD and the predetermined first control signal CS1. The first clamp unit 810 determines whether to activate or deactivate the operation in response to the first control signal CS1.

셀 내부 전압 구동부(820)는 제 1 전압(VT1) 및 소정의 제 2 제어 신호(CS2)에 응답하여 반도체 메모리 장치의 메모리 셀을 구동하기 위한 셀 내부 전압(CIVT)을 발생한다. 페리 내부 전압 구동부(840)는 제 1 전압(VT1) 및 소정의 제 2 제어 신호(CS2)에 응답하여 반도체 메모리 장치의 메모리 셀 이외의 주변 회로들을 구동하기 위한 페리 내부 전압(PIVT)을 발생한다. 셀 내부 전압 구동부(820) 및 페리 내부 전압 구동부(840)는 제 2 제어 신호(CS2)에 응답하여 동작의 활성 또는 비활성이 결정된다. 또한 제 1 및 제 2 제어 신호(CS1, CS2)는 그 논리 레벨이 서로 반전 관계에 있다.The cell internal voltage driver 820 generates a cell internal voltage CIVT for driving a memory cell of the semiconductor memory device in response to the first voltage VT1 and the predetermined second control signal CS2. The ferry internal voltage driver 840 generates a ferry internal voltage PIVT for driving peripheral circuits other than the memory cell of the semiconductor memory device in response to the first voltage VT1 and the predetermined second control signal CS2. . The cell internal voltage driver 820 and the ferry internal voltage driver 840 determine whether the operation is activated or deactivated in response to the second control signal CS2. In addition, the logic levels of the first and second control signals CS1 and CS2 are inverted relative to each other.

제 2 클램프부(830)는 외부 전원 전압(VDD)에 응답하여 일정한 전압 레벨로 유지되는 제 2 전압(VT2)을 발생하여 셀 내부 전압 구동부(820)의 출력단으로 인가한다. 제 3 클램프부(850)는 외부 전원 전압(VDD)에 응답하여 일정한 전압 레벨로 유지되는 제 3 전압(VT3)을 발생하여 페리 내부 전압 구동부(840)의 출력단으로 인가한다. 제 1 전압(VT1)은 제 2 및 제 3 전압(VT2, VT3)과 동일한 레벨이며 제 2 및 제 3 전압(VT2, VT3)은 셀 내부 전압(CIVT) 및 페리 내부 전압(PIVT)과 동일한 레벨이다. 제 2 및 제 3 클램프부(830, 850)는 항상 턴 온 되는 것을 특징으로 한다.The second clamp unit 830 generates a second voltage VT2 maintained at a constant voltage level in response to the external power supply voltage VDD, and applies it to the output terminal of the cell internal voltage driver 820. The third clamp unit 850 generates a third voltage VT3 maintained at a constant voltage level in response to the external power supply voltage VDD and applies the third voltage VT3 to the output terminal of the internal ferry voltage driver 840. The first voltage VT1 is at the same level as the second and third voltages VT2 and VT3 and the second and third voltages VT2 and VT3 are at the same level as the cell internal voltage CIVT and the ferry internal voltage PIVT. to be. The second and third clamp parts 830 and 850 are always turned on.

제 1 클램프부(810)는 도 7의 제 1 클램프부(610)와 동일한 회로 구성을 갖는다. 따라서 별도의 도면을 표시하지 않았고 도 7을 참조하여 설명된다. 제 1 클램프부(810)는 외부 전원 전압에 소스가 연결되고 상기 제 1 제어 신호가 게이트로 인가되는 피모스 트랜지스터, 상기 피모스 트랜지스터의 드레인과 상기 제 1 전압을 발생하는 제 1 노드 사이에 연결되는 제 1 저항 소자 및 상기 제 1 노드와 접지 전압 사이에 직렬로 연결되는 n개의 다이오드를 구비한다. 여기서 상기 다이오드의 개수는 상기 제 1 노드에서 발생되는 제 1 전압의 레벨에 의해서 정하여진다.The first clamp portion 810 has the same circuit configuration as the first clamp portion 610 of FIG. 7. Therefore, a separate drawing is not shown and will be described with reference to FIG. 7. The first clamp unit 810 is connected between a PMOS transistor to which a source is connected to an external power supply voltage and the first control signal is applied to a gate, a drain of the PMOS transistor, and a first node to generate the first voltage. And n diodes connected in series between the first node and the ground voltage. The number of diodes is determined by the level of the first voltage generated at the first node.

제 2 클램프부(830)는 도 7의 제 2 클램프부(630)와 동일한 회로 구성을 갖는다. 따라서 별도의 도면을 표시하지 않았고 도 7을 참조하여 설명된다. 제 2 클램프부(830)는 외부 전원 전압과 상기 제 2 전압을 발생하는 제 2 노드 사이에 연결되는 제 2 저항 소자 및 상기 제 2 노드와 접지 전압 사이에 직렬로 연결되는 n개의 다이오드를 구비한다. 상기 다이오드의 개수는 상기 제 2 노드에서 발생되는 제 2 전압의 레벨에 의해서 정하여진다.The second clamp portion 830 has the same circuit configuration as the second clamp portion 630 of FIG. 7. Therefore, a separate drawing is not shown and will be described with reference to FIG. 7. The second clamp part 830 includes a second resistance element connected between an external power supply voltage and a second node generating the second voltage, and n diodes connected in series between the second node and a ground voltage. . The number of diodes is determined by the level of the second voltage generated at the second node.

제 3 클램프부(850)는 도 7의 제 2 클램프부(630)와 동일한 회로 구성을 갖는다. 따라서 별도의 도면을 표시하지 않았고 도 7을 참조하여 설명된다. 제 3 클램프부(850)는 상기 외부 전원 전압과 상기 제 3 전압을 발생하는 제 3 노드 사이에 연결되는 제 3 저항 소자 및 상기 제 3 노드와 접지 전압 사이에 직렬로 연결되는 n개의 다이오드를 구비하는 것을 특징으로 한다. 여기서 상기 다이오드의 개수는 상기 제 3 노드에서 발생되는 제 3 전압의 레벨에 의해서 정하여진다.The third clamp part 850 has the same circuit configuration as the second clamp part 630 of FIG. 7. Therefore, a separate drawing is not shown and will be described with reference to FIG. 7. The third clamp unit 850 includes a third resistance element connected between the external power supply voltage and a third node generating the third voltage and n diodes connected in series between the third node and the ground voltage. Characterized in that. The number of diodes is determined by the level of the third voltage generated at the third node.

셀 내부 전압 구동부(820)는 도 7의 내부 전압 구동부(620)와 동일한 회로 구성을 갖는다. 따라서 별도의 도면을 표시하지 않았고 도 7을 참조하여 설명된다.The cell internal voltage driver 820 has the same circuit configuration as the internal voltage driver 620 of FIG. 7. Therefore, a separate drawing is not shown and will be described with reference to FIG. 7.

즉, 상기 셀 내부 전압 구동부(820)는 상기 외부 전원 전압에 소스가 연결되는 제 1 피모스 트랜지스터, 상기 제 1 피모스 트랜지스터의 드레인에 드레인이 연결되고 게이트로 상기 제 1 전압이 연결되는 제 1 엔모스 트랜지스터, 상기 외부 전원 전압에 소스가 연결되고 게이트와 드레인이 상기 제 1 피모스 트랜지스터의 게이트에 연결되는 제 2 피모스 트랜지스터, 상기 제 2 피모스 트랜지스터의 드레인에 드레인이 연결되고 게이트가 상기 셀 내부 전압 및 상기 제 2 전압에 연결되는 제 2 엔모스 트랜지스터, 상기 제 1 및 제 2 엔모스 트랜지스터의 소스에 드레인이 연결되고 게이트에 상기 제 2 제어 신호가 연결되며 소스가 접지 전압으로 연결되는 제 3 엔모스 트랜지스터, 상기 외부 전원 전압에 소스가 연결되고 상기 제2 제어 신호가 게이트로 인가되며 드레인이 상기 제 1 엔모스 트랜지스터의 드레인으로 연결되는 제 3 피모스 트랜지스터 및 상기 외부 전원 전압에 소스가 연결되고 상기 제 1 엔모스 트랜지스터의 드레인에 게이트가 연결되고 드레인이 상기 셀 내부전압 및 상기 제 2 전압으로 연결되는 제 4 피모스 트랜지스터를 구비한다.That is, the cell internal voltage driver 820 includes a first PMOS transistor having a source connected to the external power supply voltage, a first drain connected to a drain of the first PMOS transistor, and a first voltage connected to a gate of the first PMOS transistor. An NMOS transistor, a second PMOS transistor having a source connected to the external power voltage, a gate and a drain connected to a gate of the first PMOS transistor, a drain connected to a drain of the second PMOS transistor, and a gate of the NMOS transistor; A second NMOS transistor connected to a cell internal voltage and the second voltage, a drain connected to a source of the first and second NMOS transistors, a second control signal connected to a gate, and a source connected to a ground voltage A third NMOS transistor, a source is connected to the external power supply voltage, and the second control signal is applied to a gate; A third PMOS transistor having a drain connected to a drain of the first NMOS transistor and a source connected to the external power supply voltage, a gate connected to a drain of the first NMOS transistor, and a drain connected to the cell internal voltage and the first voltage; And a fourth PMOS transistor connected by two voltages.

페리 내부 전압 구동부(840)는 도 7의 내부 전압 구동부(620)와 동일한 회로 구성을 갖는다. 따라서 별도의 도면을 표시하지 않았고 도 7을 참조하여 설명된다.The ferry internal voltage driver 840 has the same circuit configuration as the internal voltage driver 620 of FIG. 7. Therefore, a separate drawing is not shown and will be described with reference to FIG. 7.

즉, 페리 내부 전압 구동부(840)는 상기 외부 전원 전압에 소스가 연결되는 제 5 피모스 트랜지스터, 상기 제 5 피모스 트랜지스터의 드레인에 드레인이 연결되고 게이트로 상기 제 1 전압이 연결되는 제 4 엔모스 트랜지스터, 상기 외부 전원 전압에 소스가 연결되고 게이트와 드레인이 상기 제 5 피모스 트랜지스터의 게이트에 연결되는 제 6 피모스 트랜지스터, 상기 제 6 피모스 트랜지스터의 드레인에 드레인이 연결되고 게이트가 상기 페리 내부 전압 및 상기 제 3 전압에 연결되는 제 5 엔모스 트랜지스터, 상기 제 4 및 제 5 엔모스 트랜지스터의 소스에 드레인이 연결되고 게이트에 상기 제 2 제어 신호가 연결되며 소스가 접지 전압으로 연결되는 제 6 엔모스 트랜지스터, 상기 외부 전원 전압에 소스가 연결되고 상기 제 2 제어 신호가 게이트로 인가되며 드레인이 상기 제 4 엔모스 트랜지스터의 드레인으로 연결되는 제 7 피모스 트랜지스터 및 상기 외부 전원 전압에 소스가 연결되고 상기 제 4 엔모스 트랜지스터의 드레인에 게이트가 연결되고 드레인이 상기 페리 내부 전압 및 상기 제 3 전압으로 연결되는 제 8 피모스 트랜지스터를 구비한다.That is, the ferry internal voltage driver 840 includes a fifth PMOS transistor having a source connected to the external power supply voltage, a fourth NMOS having a drain connected to a drain of the fifth PMOS transistor, and a first voltage connected to a gate thereof. A MOS transistor, a sixth PMOS transistor having a source connected to the external power supply voltage, a gate and a drain connected to a gate of the fifth PMOS transistor, a drain connected to a drain of the sixth PMOS transistor, and a gate connected to the ferry A fifth NMOS transistor connected to an internal voltage and the third voltage, a drain connected to a source of the fourth and fifth NMOS transistors, a second control signal connected to a gate, and a source connected to a ground voltage A six NMOS transistor, a source connected to the external power supply voltage, and the second control signal applied to a gate; A source is connected to a seventh PMOS transistor and a drain connected to the drain of the fourth NMOS transistor and the external power supply voltage, a gate is connected to a drain of the fourth NMOS transistor, and a drain is the ferry internal voltage and the first voltage. And an eighth PMOS transistor connected by three voltages.

이하 도 7 및 도 8을 참조하여 본 발명의 제 3 실시예에 따른 내부전압 발생회로의 동작이 상세히 설명된다.Hereinafter, the operation of the internal voltage generation circuit according to the third embodiment of the present invention will be described in detail with reference to FIGS. 7 and 8.

본 발명의 제 3 실시예에 따른 내부 전압 발생 회로(800)는 내부 전압 구동부를 메모리 셀에 내부 전압을 인가하는 셀 내부 전압 구동부(820)와 메모리 셀 이외의 주변 회로로 내부 전압을 인가하는 페리 내부 전압 구동부(840)로 분리하여 각각의 내부 전압을 구동한다. 또한 반도체 메모리 장치의 대기 상태와 동작 상태의 구분 없이 항상 동작되는 제 2 클램프부(830) 및 제 3 클램프부(850) 를 두어 반도체 메모리 장치의 대기 상태에서도 메모리 셀 어레이를 구동하기 위한 제 2 전압(VT2)과 메모리 셀 어레이 이외의 주변 회로를 구동하기 위한 제 3 전압(VT3)을 발생하도록 하였다.The internal voltage generator circuit 800 according to the third embodiment of the present invention includes a cell internal voltage driver 820 for applying an internal voltage to a memory cell and a ferry for applying the internal voltage to peripheral circuits other than the memory cell. The internal voltage driver 840 separates each of the internal voltages. In addition, the second clamp unit 830 and the third clamp unit 850 that are always operated without distinguishing between the standby state and the operation state of the semiconductor memory device have a second voltage for driving the memory cell array even in the standby state of the semiconductor memory device. A third voltage VT3 for driving peripheral circuits other than VT2 and the memory cell array is generated.

위와 같은 점을 제외하고는 제 2 실시예에 따른 내부 전압 발생 회로(600)와 동작 및 회로의 구성이 동일하다. 따라서 그 차이점을 중심으로 설명하고 동일한 동작에 대해서는 설명을 생략한다.Except for the above, the operation and the configuration of the internal voltage generator circuit 600 according to the second embodiment are the same. Therefore, the differences will be mainly described and the same operation will be omitted.

내부 전압 발생 회로(800)의 제 1 클램프부(810), 셀 내부 전압 구동부(820) 및 페리 내부 전압 구동부(840)는 제 1 및 제 2 제어 신호(CS1, CS2)에 응답하여 동작이 결정된다. 제 1 및 제 2 제어 신호(CS1, CS2)는 서로 반전 관계에 있는 신호이다. 또한 제 1 및 제 2 제어 신호(CS1, CS2)는 외부에서 사용자가 인가해줄 수 있는 신호이다.The first clamp unit 810, the cell internal voltage driver 820, and the ferry internal voltage driver 840 of the internal voltage generation circuit 800 may determine an operation in response to the first and second control signals CS1 and CS2. do. The first and second control signals CS1 and CS2 are inverted relations with each other. In addition, the first and second control signals CS1 and CS2 are signals that can be applied by a user from the outside.

제 1 및 제 2 제어 신호(CS1, CS2)는 반도체 메모리 장치의 동작 상태 및 대기 상태에 따라 제 1 클램프부(810), 셀 내부 전압 구동부(820) 및 페리 내부 전압 구동부(840)의 턴 온 및 턴 오프를 결정한다. 즉, 대기 상태에서는 제 1 제어신호(CS1)가 하이 레벨로 인가되어 제 1 클램프부(810)는 턴 오프 되고, 따라서 제 2 제어 신호(CS2)는 로우 레벨로 인가되므로 셀 내부 전압 구동부(820) 및 페리 내부 전압 구동부(840) 역시 턴 오프 된다. 대기 상태에는 제 2 클램프부(830) 및 제 3 클램프부(850)만이 동작하여 제 2 전압(VT2)을 대기 상태중의 셀 내부 전압(CIVT)으로서 메모리 셀로 인가하고, 제 3 전압(VT3)을 대기 상태중의 페리 내부 전압(PIVT)으로서 메모리 셀 이외의 주변 회로로 인가한다. 제 2 클램프부(830) 및 제 3 클램프부(850)는 반도체 메모리 장치의 동작 상태나 대기 상태에서 모두 동작된다. 대기 상태에서 제 1 클램프부(810), 셀 내부 전압 구동부(820) 및 페리 내부 전압 구동부(840)가 턴 오프 되므로 소모 전류가 감소되는 장점이 있다.The first and second control signals CS1 and CS2 are turned on by the first clamp unit 810, the cell internal voltage driver 820, and the ferry internal voltage driver 840 according to the operating state and the standby state of the semiconductor memory device. And turn off. That is, in the standby state, the first control signal CS1 is applied at a high level so that the first clamp part 810 is turned off. Therefore, the second control signal CS2 is applied at a low level, so that the internal voltage driver 820 is applied. ) And the ferry internal voltage driver 840 are also turned off. In the standby state, only the second clamp part 830 and the third clamp part 850 operate to apply the second voltage VT2 to the memory cell as the cell internal voltage CIVT in the standby state, and then to the third voltage VT3. Is applied to the peripheral circuits other than the memory cell as the ferry internal voltage PIVT. The second clamp part 830 and the third clamp part 850 are operated in both an operating state and a standby state of the semiconductor memory device. Since the first clamp unit 810, the cell internal voltage driver 820, and the ferry internal voltage driver 840 are turned off in the standby state, power consumption may be reduced.

반도체 메모리 장치가 동작 상태로 전환되면, 제 1 제어 신호(CS1)는 로우 레벨로 제 1 클램프부(810)의 피모스 트랜지스터로 인가되고 제 1 전압(VT1)이 발생된다. 외부 전원 전압(VDD)에 의해 제 1 전압(VT1)의 레벨이 상승되다가 일정한 전압 레벨에 도달하면 다이오드들이 턴 온 되어 접지 전압(VSS)쪽으로 전류가 흐르게 되므로 제 1 전압(VT1)의 레벨은 일정하게 유지된다. 이 때 제 2 제어 신호(CS2)는 하이 레벨로 셀 내부 전압 구동부(820)의 제 3 엔모스 트랜지스터 및 페리 내부 전압 구동부(840)의 제 6 엔모스 트랜지스터의 게이트로 인가되어 셀 내부 전압 구동부(820) 및 페리 내부 전압 구동부(840)가 동작되고 앞에서 설명한 차동 증폭기의 동작에 의하여 셀 내부 전압(CIVT) 및 페리 내부 전압(PIVT)은 제 1 전압(VT1)과 동일한 전압 레벨로 발생된다.When the semiconductor memory device is switched to an operating state, the first control signal CS1 is applied to the PMOS transistor of the first clamp unit 810 at a low level and the first voltage VT1 is generated. When the level of the first voltage VT1 is raised by the external power supply voltage VDD and reaches a constant voltage level, the diodes are turned on and current flows toward the ground voltage VSS. Therefore, the level of the first voltage VT1 is constant. Is maintained. At this time, the second control signal CS2 is applied to the gate of the third NMOS transistor of the cell internal voltage driver 820 and the sixth NMOS transistor of the ferry internal voltage driver 840 at a high level, so that the cell internal voltage driver ( 820 and the ferry internal voltage driver 840 are operated, and the cell internal voltage CIVT and the ferry internal voltage PIVT are generated at the same voltage level as the first voltage VT1 by the operation of the differential amplifier described above.

이상에서와 같이 도면과 명세서에서 최적 실시예가 개시되었다. 여기서 특정한 용어들이 사용되었으나, 이는 단지 본 발명을 설명하기 위한 목적에서 사용된 것이지 의미한정이나 특허청구범위에 기재된 본 발명의 범위를 제한하기 위하여 사용된 것은 아니다. 그러므로 본 기술분야의 통상의 지식을 가진 자라면 이로부터 다양한 변형 및 균등한 타 실시예가 가능하다는 점을 이해할 것이다. 따라서, 본 발명의 진정한 기술적 보호범위는 첨부된 특허청구범위의 기술적 사상에 의해 정해져야 할 것이다.As described above, optimal embodiments have been disclosed in the drawings and the specification. Although specific terms have been used herein, they are used only for the purpose of describing the present invention and are not intended to limit the scope of the invention as defined in the claims or the claims. Therefore, those skilled in the art will understand that various modifications and equivalent other embodiments are possible therefrom. Therefore, the true technical protection scope of the present invention will be defined by the technical spirit of the appended claims.

상술한 바와 같이 본 발명에 따른 내부 전압 발생 회로는 기준 전압 발생 회로 대신 클램프 회로를 사용하여 데이터 리텐션(data retention)전압에서의 전류 소모를 줄일 수 있으며, 또한 기준 전압 변환 회로나 별도의 반도체 메모리 장치의 대기 상태용 내부 전압 구동 회로가 필요하지 않게 되어 종래의 내부 전압 발생 회로보다 래이 아웃의 면적이 크게 감소되는 장점이 있다.As described above, the internal voltage generator circuit according to the present invention can reduce the current consumption at the data retention voltage by using a clamp circuit instead of the reference voltage generator circuit, and can also use a reference voltage converter circuit or a separate semiconductor memory. The need for the internal voltage driving circuit for the standby state of the device is eliminated, which has the advantage that the area of the layout is significantly reduced compared to the conventional internal voltage generating circuit.

Claims (35)

반도체 메모리 장치의 내부 전압 발생 회로에 있어서,In an internal voltage generator circuit of a semiconductor memory device, 외부 전원 전압에 응답하여 일정한 전압 레벨로 유지되는 제 1 전압을 발생하는 제 1 클램프부 ;A first clamp unit generating a first voltage maintained at a constant voltage level in response to an external power supply voltage; 상기 제 1 전압 및 소정의 제어 신호에 응답하여 상기 반도체 메모리 장치의 메모리 셀과 주변 회로를 구동하기 위한 내부 전압을 발생하는 내부 전압 구동부 ;An internal voltage driver configured to generate an internal voltage for driving a memory cell and a peripheral circuit of the semiconductor memory device in response to the first voltage and a predetermined control signal; 상기 외부 전원 전압에 응답하여 일정한 전압 레벨로 유지되는 제 2 전압을발생하여 상기 내부 전압 구동부의 출력단으로 인가하는 제 2 클램프부를 구비하는 것을 특징으로 하는 내부 전압 발생 회로.And a second clamp part configured to generate a second voltage maintained at a constant voltage level in response to the external power supply voltage, and apply the second voltage to an output terminal of the internal voltage driver. 제 1항에 있어서, 상기 제 1 전압은,The method of claim 1, wherein the first voltage is, 상기 제 2 전압과 동일한 레벨인 것을 특징으로 하는 내부 전압 발생 회로.And an internal voltage generating circuit characterized by the same level as the second voltage. 제 1항에 있어서, 상기 제 2 전압은,The method of claim 1, wherein the second voltage is, 상기 내부 전압과 동일한 레벨인 것을 특징으로 하는 내부 전압 발생 회로.And the internal voltage generating circuit having the same level as the internal voltage. 제 1항에 있어서, 상기 제 1 및 제 2 클램프부는,The method of claim 1, wherein the first and second clamp portion, 항상 턴 온 되는 것을 특징으로 하는 내부 전압 발생 회로.Internal voltage generator circuit, which is always turned on. 제 1항에 있어서, 상기 제 1 및 제 2 클램프부는,The method of claim 1, wherein the first and second clamp portion, 상기 외부 전원 전압과 상기 제 1 또는 제 2 전압을 발생하는 제 1 노드 사이에 연결되는 저항 소자 ; 및A resistance element connected between the external power supply voltage and a first node generating the first or second voltage; And 상기 제 1 노드와 접지 전압 사이에 직렬로 연결되는 n개의 다이오드를 구비하는 것을 특징으로 하는 내부 전압 발생 회로.And n diodes connected in series between the first node and a ground voltage. 제 5항에 있어서, 상기 다이오드의 개수는,The method of claim 5, wherein the number of diodes, 상기 제 1 노드에서 발생되는 제 1 또는 제 2 전압의 레벨에 의해서 정하여지는 것을 특징으로 하는 내부 전압 발생 회로.And an internal voltage generating circuit determined by the level of the first or second voltage generated at the first node. 제 1항에 있어서, 상기 내부 전압 구동부는,The method of claim 1, wherein the internal voltage driver, 상기 외부 전원 전압에 소스가 연결되는 제 1 피모스 트랜지스터 ;A first PMOS transistor having a source connected to the external power supply voltage; 상기 제 1 피모스 트랜지스터의 드레인에 드레인이 연결되고 게이트로 상기 제 1 전압이 연결되는 제 1 엔모스 트랜지스터 ;A first NMOS transistor having a drain connected to a drain of the first PMOS transistor and a first voltage connected to a gate of the first PMOS transistor; 상기 외부 전원 전압에 소스가 연결되고 게이트와 드레인이 상기 제 1 피모스 트랜지스터의 게이트에 연결되는 제 2 피모스 트랜지스터 ;A second PMOS transistor having a source connected to the external power supply voltage and a gate and a drain connected to the gate of the first PMOS transistor; 상기 제 2 피모스 트랜지스터의 드레인에 드레인이 연결되고 게이트가 상기 내부 전압 및 상기 제 2 전압에 연결되는 제 2 엔모스 트랜지스터 ;A second NMOS transistor having a drain connected to a drain of the second PMOS transistor and a gate connected to the internal voltage and the second voltage; 상기 제 1 및 제 2 엔모스 트랜지스터의 소스에 드레인이 연결되고 게이트에 상기 제어 신호가 연결되며 소스가 접지 전압으로 연결되는 제 3 엔모스 트랜지스터 ;A third NMOS transistor having a drain connected to a source of the first and second NMOS transistors, a control signal connected to a gate, and a source connected to a ground voltage; 상기 외부 전원 전압에 소스가 연결되고 상기 제어 신호가 게이트로 인가되며 드레인이 상기 제 1 엔모스 트랜지스터의 드레인으로 연결되는 제 3 피모스 트랜지스터 ; 및A third PMOS transistor having a source connected to the external power supply voltage, a control signal applied to a gate, and a drain connected to a drain of the first NMOS transistor; And 상기 외부 전원 전압에 소스가 연결되고 상기 제 1 엔모스 트랜지스터의 드레인에 게이트가 연결되고 드레인이 상기 내부전압 및 상기 제 2 전압으로 연결되는 제 4 피모스 트랜지스터를 구비하는 것을 특징으로 하는 내부 전압 발생 회로.And a fourth PMOS transistor having a source connected to the external power supply voltage, a gate connected to a drain of the first NMOS transistor, and a drain connected to the internal voltage and the second voltage. Circuit. 제 7항에 있어서, 상기 제어 신호는,The method of claim 7, wherein the control signal, 상기 제 3 엔모스 트랜지스터를 항상 턴 온 시키는 전압 레벨인 것을 특징으로 하는 내부 전압 발생 회로.And a voltage level which always turns on the third NMOS transistor. 반도체 메모리 장치의 내부 전압 발생 회로에 있어서,In an internal voltage generator circuit of a semiconductor memory device, 외부 전원 전압 및 소정의 제 1 제어 신호에 응답하여 일정한 전압 레벨로 유지되는 제 1 전압을 발생하는 제 1 클램프부 ;A first clamp unit generating a first voltage maintained at a constant voltage level in response to an external power supply voltage and a predetermined first control signal; 상기 제 1 전압 및 소정의 제 2 제어 신호에 응답하여 상기 반도체 메모리 장치의 메모리 셀과 주변 회로를 구동하기 위한 내부 전압을 발생하는 내부 전압 구동부 ;An internal voltage driver configured to generate an internal voltage for driving a memory cell and a peripheral circuit of the semiconductor memory device in response to the first voltage and a predetermined second control signal; 상기 외부 전원 전압에 응답하여 일정한 전압 레벨로 유지되는 제 2 전압을 발생하여 상기 내부 전압 구동부의 출력단으로 인가하는 제 2 클램프부를 구비하는 것을 특징으로 하는 내부 전압 발생 회로.And a second clamp unit configured to generate a second voltage maintained at a constant voltage level in response to the external power supply voltage and apply the second voltage to an output terminal of the internal voltage driver. 제 9항에 있어서, 상기 제 1 전압은,The method of claim 9, wherein the first voltage is, 상기 제 2 전압과 동일한 레벨인 것을 특징으로 하는 내부 전압 발생 회로.And an internal voltage generating circuit characterized by the same level as the second voltage. 제 9항에 있어서, 상기 제 2 전압은,The method of claim 9, wherein the second voltage, 상기 내부 전압과 동일한 레벨인 것을 특징으로 하는 내부 전압 발생 회로.And the internal voltage generating circuit having the same level as the internal voltage. 제 9항에 있어서, 상기 제 1 클램프부는,The method of claim 9, wherein the first clamp portion, 상기 제 1 제어 신호에 응답하여 동작의 활성 또는 비활성이 결정되는 것을 특징으로 하는 내부 전압 발생회로.And activating or deactivating an operation in response to the first control signal. 제 9항에 있어서, 상기 제 2 클램프부는,The method of claim 9, wherein the second clamp portion, 항상 턴 온 되는 것을 특징으로 하는 내부 전압 발생 회로.Internal voltage generator circuit, which is always turned on. 제 9항에 있어서, 상기 내부 전압 구동부는,The method of claim 9, wherein the internal voltage driver, 상기 제 2 제어 신호에 응답하여 동작의 활성 또는 비활성이 결정되는 것을 특징으로 하는 내부 전압 발생 회로.And activating or deactivating an operation in response to the second control signal. 제 9항에 있어서, 상기 제 1 및 제 2 제어 신호는,The method of claim 9, wherein the first and second control signals, 그 논리 레벨이 서로 반전관계에 있는 것을 특징으로 하는 내부 전압 발생 회로.And the logic levels thereof are inverted relative to each other. 제 9항에 있어서, 상기 제 1 클램프부는,The method of claim 9, wherein the first clamp portion, 상기 외부 전원 전압에 소스가 연결되고 상기 제 1 제어 신호가 게이트로 인가되는 피모스 트랜지스터 ;A PMOS transistor having a source connected to the external power supply voltage and the first control signal applied to a gate; 상기 피모스 트랜지스터의 드레인과 상기 제 1 전압을 발생하는 제 1 노드 사이에 연결되는 제 1 저항 소자 ; 및A first resistance element connected between the drain of the PMOS transistor and a first node generating the first voltage; And 상기 제 1 노드와 접지 전압 사이에 직렬로 연결되는 n개의 다이오드를 구비하는 것을 특징으로 하는 내부 전압 발생 회로.And n diodes connected in series between the first node and a ground voltage. 제 16항에 있어서, 상기 다이오드의 개수는,The method of claim 16, wherein the number of diodes, 상기 제 1 노드에서 발생되는 제 1 전압의 레벨에 의해서 정하여지는 것을 특징으로 하는 내부 전압 발생 회로.And an internal voltage generator circuit determined by a level of a first voltage generated at the first node. 제 9항에 있어서, 상기 제 2 클램프부는,The method of claim 9, wherein the second clamp portion, 상기 외부 전원 전압과 상기 제 2 전압을 발생하는 제 2 노드 사이에 연결되는 제 2 저항 소자 ; 및A second resistance element connected between the external power supply voltage and a second node generating the second voltage; And 상기 제 2 노드와 접지 전압 사이에 직렬로 연결되는 n개의 다이오드를 구비하는 것을 특징으로 하는 내부 전압 발생 회로.And n diodes connected in series between the second node and a ground voltage. 제 18항에 있어서, 상기 다이오드의 개수는,The method of claim 18, wherein the number of diodes, 상기 제 2 노드에서 발생되는 제 2 전압의 레벨에 의해서 정하여지는 것을 특징으로 하는 내부 전압 발생 회로.And an internal voltage generator circuit determined by a level of a second voltage generated at the second node. 제 9항에 있어서, 상기 내부 전압 구동부는,The method of claim 9, wherein the internal voltage driver, 상기 외부 전원 전압에 소스가 연결되는 제 1 피모스 트랜지스터 ;A first PMOS transistor having a source connected to the external power supply voltage; 상기 제 1 피모스 트랜지스터의 드레인에 드레인이 연결되고 게이트로 상기제 1 전압이 연결되는 제 1 엔모스 트랜지스터 ;A first NMOS transistor having a drain connected to a drain of the first PMOS transistor and a first voltage connected to a gate of the first PMOS transistor; 상기 외부 전원 전압에 소스가 연결되고 게이트와 드레인이 상기 제 1 피모스 트랜지스터의 게이트에 연결되는 제 2 피모스 트랜지스터 ;A second PMOS transistor having a source connected to the external power supply voltage and a gate and a drain connected to the gate of the first PMOS transistor; 상기 제 2 피모스 트랜지스터의 드레인에 드레인이 연결되고 게이트가 상기 내부 전압 및 상기 제 2 전압에 연결되는 제 2 엔모스 트랜지스터 ;A second NMOS transistor having a drain connected to a drain of the second PMOS transistor and a gate connected to the internal voltage and the second voltage; 상기 제 1 및 제 2 엔모스 트랜지스터의 소스에 드레인이 연결되고 게이트에 상기 제 2 제어 신호가 연결되며 소스가 접지 전압으로 연결되는 제 3 엔모스 트랜지스터 ;A third NMOS transistor having a drain connected to a source of the first and second NMOS transistors, a second control signal connected to a gate, and a source connected to a ground voltage; 상기 외부 전원 전압에 소스가 연결되고 상기 제 2 제어 신호가 게이트로 인가되며 드레인이 상기 제 1 엔모스 트랜지스터의 드레인으로 연결되는 제 3 피모스 트랜지스터 ; 및A third PMOS transistor having a source connected to the external power supply voltage, a second control signal applied to a gate, and a drain connected to a drain of the first NMOS transistor; And 상기 외부 전원 전압에 소스가 연결되고 상기 제 1 엔모스 트랜지스터의 드레인에 게이트가 연결되고 드레인이 상기 내부전압 및 상기 제 2 전압으로 연결되는 제 4 피모스 트랜지스터를 구비하는 것을 특징으로 하는 내부 전압 발생 회로.And a fourth PMOS transistor having a source connected to the external power supply voltage, a gate connected to a drain of the first NMOS transistor, and a drain connected to the internal voltage and the second voltage. Circuit. 반도체 메모리 장치의 내부 전압 발생 회로에 있어서,In an internal voltage generator circuit of a semiconductor memory device, 외부 전원 전압 및 소정의 제 1 제어 신호에 응답하여 일정한 전압 레벨로 유지되는 제 1 전압을 발생하는 제 1 클램프부 ;A first clamp unit generating a first voltage maintained at a constant voltage level in response to an external power supply voltage and a predetermined first control signal; 상기 제 1 전압 및 소정의 제 2 제어 신호에 응답하여 상기 반도체 메모리 장치의 메모리 셀을 구동하기 위한 셀 내부 전압을 발생하는 셀 내부 전압 구동부;A cell internal voltage driver configured to generate an internal cell voltage for driving a memory cell of the semiconductor memory device in response to the first voltage and a predetermined second control signal; 상기 제 1 전압 및 소정의 제 2 제어 신호에 응답하여 상기 반도체 메모리 장치의 메모리 주변 회로들을 구동하기 위한 페리 내부 전압을 발생하는 페리 내부 전압 구동부 ;A ferry internal voltage driver configured to generate a ferry internal voltage for driving memory peripheral circuits of the semiconductor memory device in response to the first voltage and a predetermined second control signal; 상기 외부 전원 전압에 응답하여 일정한 전압 레벨로 유지되는 제 2 전압을 발생하여 상기 셀 내부 전압 구동부의 출력단으로 인가하는 제 2 클램프부 ; 및A second clamp unit generating a second voltage maintained at a constant voltage level in response to the external power supply voltage and applying the second voltage to an output terminal of the cell internal voltage driver; And 상기 외부 전원 전압에 응답하여 일정한 전압 레벨로 유지되는 제 3 전압을 발생하여 상기 페리 내부 전압 구동부의 출력단으로 인가하는 제 3 클램프부를 구비하는 것을 특징으로 하는 내부 전압 발생 회로.And a third clamp unit configured to generate a third voltage maintained at a constant voltage level in response to the external power supply voltage and apply the third voltage to an output terminal of the ferry internal voltage driver. 제 21항에 있어서, 상기 제 1 전압은,The method of claim 21, wherein the first voltage is, 상기 제 2 및 제 3 전압과 동일한 레벨인 것을 특징으로 하는 내부 전압 발생 회로.And the same level as the second and third voltages. 제 21항에 있어서, 상기 제 2 및 제 3 전압은,The method of claim 21, wherein the second and third voltage, 상기 셀 내부 전압 및 페리 내부 전압과 동일한 레벨인 것을 특징으로 하는 내부 전압 발생 회로.And an internal voltage generating circuit having the same level as the cell internal voltage and the ferry internal voltage. 제 21항에 있어서, 상기 제 1 클램프부는,The method of claim 21, wherein the first clamp portion, 상기 제 1 제어 신호에 응답하여 동작의 활성 또는 비활성이 결정되는 것을특징으로 하는 내부 전압 발생회로.An internal voltage generation circuit, characterized in that the activation or deactivation of an operation is determined in response to the first control signal. 제 21항에 있어서, 상기 제 2 및 제 3 클램프부는,The method of claim 21, wherein the second and third clamp portion, 항상 턴 온 되는 것을 특징으로 하는 내부 전압 발생 회로.Internal voltage generator circuit, which is always turned on. 제 21항에 있어서, 상기 셀 내부 전압 구동부 및 페리 내부 전압 구동부는,The method of claim 21, wherein the cell internal voltage driver and the ferry internal voltage driver, 상기 제 2 제어 신호에 응답하여 동작의 활성 또는 비활성이 결정되는 것을 특징으로 하는 내부 전압 발생 회로.And activating or deactivating an operation in response to the second control signal. 제 21항에 있어서, 상기 제 1 및 제 2 제어 신호는,The method of claim 21, wherein the first and second control signals, 그 논리 레벨이 서로 반전관계에 있는 것을 특징으로 하는 내부 전압 발생 회로.And the logic levels thereof are inverted relative to each other. 제 21항에 있어서, 상기 제 1 클램프부는,The method of claim 21, wherein the first clamp portion, 상기 외부 전원 전압에 소스가 연결되고 상기 제 1 제어 신호가 게이트로 인가되는 피모스 트랜지스터 ;A PMOS transistor having a source connected to the external power supply voltage and the first control signal applied to a gate; 상기 피모스 트랜지스터의 드레인과 상기 제 1 전압을 발생하는 제 1 노드 사이에 연결되는 제 1 저항 소자 ; 및A first resistance element connected between the drain of the PMOS transistor and a first node generating the first voltage; And 상기 제 1 노드와 접지 전압 사이에 직렬로 연결되는 n개의 다이오드를 구비하는 것을 특징으로 하는 내부 전압 발생 회로.And n diodes connected in series between the first node and a ground voltage. 제 28항에 있어서, 상기 다이오드의 개수는,The method of claim 28, wherein the number of diodes is 상기 제 1 노드에서 발생되는 제 1 전압의 레벨에 의해서 정하여지는 것을 특징으로 하는 내부 전압 발생 회로.And an internal voltage generator circuit determined by a level of a first voltage generated at the first node. 제 21항에 있어서, 상기 제 2 클램프부는,The method of claim 21, wherein the second clamp portion, 상기 외부 전원 전압과 상기 제 2 전압을 발생하는 제 2 노드 사이에 연결되는 제 2 저항 소자 ; 및A second resistance element connected between the external power supply voltage and a second node generating the second voltage; And 상기 제 2 노드와 접지 전압 사이에 직렬로 연결되는 n개의 다이오드를 구비하는 것을 특징으로 하는 내부 전압 발생 회로.And n diodes connected in series between the second node and a ground voltage. 제 30항에 있어서, 상기 다이오드의 개수는,The method of claim 30, wherein the number of diodes, 상기 제 2 노드에서 발생되는 제 2 전압의 레벨에 의해서 정하여지는 것을 특징으로 하는 내부 전압 발생 회로.And an internal voltage generator circuit determined by a level of a second voltage generated at the second node. 제 21항에 있어서, 상기 제 3 클램프부는,The method of claim 21, wherein the third clamp portion, 상기 외부 전원 전압과 상기 제 3 전압을 발생하는 제 3 노드 사이에 연결되는 제 3 저항 소자 ; 및A third resistance element connected between the external power supply voltage and a third node generating the third voltage; And 상기 제 3 노드와 접지 전압 사이에 직렬로 연결되는 n개의 다이오드를 구비하는 것을 특징으로 하는 내부 전압 발생 회로.And n diodes connected in series between the third node and a ground voltage. 제 32항에 있어서, 상기 다이오드의 개수는,33. The method of claim 32, wherein the number of diodes is 상기 제 3 노드에서 발생되는 제 3 전압의 레벨에 의해서 정하여지는 것을 특징으로 하는 내부 전압 발생 회로.And an internal voltage generator circuit determined by a level of a third voltage generated at the third node. 제 21항에 있어서, 상기 셀 내부 전압 구동부는,The method of claim 21, wherein the cell internal voltage driver, 상기 외부 전원 전압에 소스가 연결되는 제 1 피모스 트랜지스터 ;A first PMOS transistor having a source connected to the external power supply voltage; 상기 제 1 피모스 트랜지스터의 드레인에 드레인이 연결되고 게이트로 상기 제 1 전압이 연결되는 제 1 엔모스 트랜지스터 ;A first NMOS transistor having a drain connected to a drain of the first PMOS transistor and a first voltage connected to a gate of the first PMOS transistor; 상기 외부 전원 전압에 소스가 연결되고 게이트와 드레인이 상기 제 1 피모스 트랜지스터의 게이트에 연결되는 제 2 피모스 트랜지스터 ;A second PMOS transistor having a source connected to the external power supply voltage and a gate and a drain connected to the gate of the first PMOS transistor; 상기 제 2 피모스 트랜지스터의 드레인에 드레인이 연결되고 게이트가 상기 셀 내부 전압 및 상기 제 2 전압에 연결되는 제 2 엔모스 트랜지스터 ;A second NMOS transistor having a drain connected to a drain of the second PMOS transistor and a gate connected to the cell internal voltage and the second voltage; 상기 제 1 및 제 2 엔모스 트랜지스터의 소스에 드레인이 연결되고 게이트에 상기 제 2 제어 신호가 연결되며 소스가 접지 전압으로 연결되는 제 3 엔모스 트랜지스터 ;A third NMOS transistor having a drain connected to a source of the first and second NMOS transistors, a second control signal connected to a gate, and a source connected to a ground voltage; 상기 외부 전원 전압에 소스가 연결되고 상기 제 2 제어 신호가 게이트로 인가되며 드레인이 상기 제 1 엔모스 트랜지스터의 드레인으로 연결되는 제 3 피모스 트랜지스터 ; 및A third PMOS transistor having a source connected to the external power supply voltage, a second control signal applied to a gate, and a drain connected to a drain of the first NMOS transistor; And 상기 외부 전원 전압에 소스가 연결되고 상기 제 1 엔모스 트랜지스터의 드레인에 게이트가 연결되고 드레인이 상기 셀 내부전압 및 상기 제 2 전압으로 연결되는 제 4 피모스 트랜지스터를 구비하는 것을 특징으로 하는 내부 전압 발생 회로.And a fourth PMOS transistor having a source connected to the external power supply voltage, a gate connected to a drain of the first NMOS transistor, and a drain connected to the cell internal voltage and the second voltage. Generation circuit. 제 21항에 있어서, 상기 페리 내부 전압 구동부는,The method of claim 21, wherein the ferry internal voltage driver, 상기 외부 전원 전압에 소스가 연결되는 제 5 피모스 트랜지스터 ;A fifth PMOS transistor having a source connected to the external power supply voltage; 상기 제 5 피모스 트랜지스터의 드레인에 드레인이 연결되고 게이트로 상기 제 1 전압이 연결되는 제 4 엔모스 트랜지스터 ;A fourth NMOS transistor having a drain connected to a drain of the fifth PMOS transistor and the first voltage connected to a gate of the fifth PMOS transistor; 상기 외부 전원 전압에 소스가 연결되고 게이트와 드레인이 상기 제 5 피모스 트랜지스터의 게이트에 연결되는 제 6 피모스 트랜지스터 ;A sixth PMOS transistor having a source connected to the external power supply voltage and a gate and a drain connected to the gate of the fifth PMOS transistor; 상기 제 6 피모스 트랜지스터의 드레인에 드레인이 연결되고 게이트가 상기 페리 내부 전압 및 상기 제 3 전압에 연결되는 제 5 엔모스 트랜지스터 ;A fifth NMOS transistor having a drain connected to a drain of the sixth PMOS transistor and a gate connected to the ferry internal voltage and the third voltage; 상기 제 4 및 제 5 엔모스 트랜지스터의 소스에 드레인이 연결되고 게이트에 상기 제 2 제어 신호가 연결되며 소스가 접지 전압으로 연결되는 제 6 엔모스 트랜지스터 ;A sixth NMOS transistor having a drain connected to a source of the fourth and fifth NMOS transistors, a second control signal connected to a gate, and a source connected to a ground voltage; 상기 외부 전원 전압에 소스가 연결되고 상기 제 2 제어 신호가 게이트로 인가되며 드레인이 상기 제 4 엔모스 트랜지스터의 드레인으로 연결되는 제 7 피모스 트랜지스터 ; 및A seventh PMOS transistor having a source connected to the external power supply voltage, a second control signal applied to a gate, and a drain connected to a drain of the fourth NMOS transistor; And 상기 외부 전원 전압에 소스가 연결되고 상기 제 4 엔모스 트랜지스터의 드레인에 게이트가 연결되고 드레인이 상기 페리 내부 전압 및 상기 제 3 전압으로연결되는 제 8 피모스 트랜지스터를 구비하는 것을 특징으로 하는 내부 전압 발생 회로.And an eighth PMOS transistor having a source connected to the external power supply voltage, a gate connected to a drain of the fourth NMOS transistor, and a drain connected to the ferry internal voltage and the third voltage. Generation circuit.
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KR100728960B1 (en) * 2005-09-14 2007-06-15 주식회사 하이닉스반도체 Device for driving the sense amplifier of a memory chip
KR101153793B1 (en) * 2006-06-29 2012-06-13 에스케이하이닉스 주식회사 Apparatus for generating internal voltage

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KR100728960B1 (en) * 2005-09-14 2007-06-15 주식회사 하이닉스반도체 Device for driving the sense amplifier of a memory chip
KR101153793B1 (en) * 2006-06-29 2012-06-13 에스케이하이닉스 주식회사 Apparatus for generating internal voltage

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