KR20030045949A - A stack package and a manufacturing method thereof - Google Patents

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KR20030045949A
KR20030045949A KR1020010075879A KR20010075879A KR20030045949A KR 20030045949 A KR20030045949 A KR 20030045949A KR 1020010075879 A KR1020010075879 A KR 1020010075879A KR 20010075879 A KR20010075879 A KR 20010075879A KR 20030045949 A KR20030045949 A KR 20030045949A
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송근호
김희석
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삼성전자주식회사
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Abstract

PURPOSE: A stacked package and a fabricating method thereof are provided to enhance the mounting efficiency by forming a metal wire on an inactive region of a semiconductor chip to stack a plurality of semiconductor packages. CONSTITUTION: A stacked package(100) includes a substrate(22), a semiconductor chip(21), a bonding wire(26), a sealant(29), and an external connection terminal(25). A plurality of connective patterns(24) are formed on the substrate. The semiconductor chip is bonded on one side of the substrate by using a plurality of solder balls(23). The bonding wire is formed to connect electrically a metal wire(28) to the substrate. The sealant is used for sealing a stacked portion of the substrate in order to expose the metal wire to the outside. The external connection terminal is formed on the other side of the substrate. The external connection terminal is electrically connected to the solder balls by the connective patterns. The stacked package is formed by stacking an upper package(120) on a lower package(110).

Description

적층패키지 및 그의 제조방법{A stack package and a manufacturing method thereof}Laminated package and method for manufacturing same

본 발명은 적층패키지 및 그 제조방법에 관한 것으로, 보다 구체적으로는 기판에 플립칩 본딩된 반도체칩의 비활성면에 금속배선을 형성하여 복수의 반도체 패키지를 적층함으로써 고실장밀도 및 고성능화를 구현한 적층패키지 및 그 제조방법에 관한 것이다.The present invention relates to a laminated package and a method of manufacturing the same, and more specifically, to form a metal wiring on an inactive surface of a flip chip bonded semiconductor chip on a substrate to laminate a plurality of semiconductor packages, thereby achieving high mounting density and high performance. A package and a method of manufacturing the same.

근래, 전자기기들의 소형화와 휴대용기기의 일반화되는 추세에 따라 이들 기기들을 구성하는 부품들을 경박단소화하고, 축소된 실장공간에 이런 부품들의 실장면적을 줄이는 것에 대한 관심이 높아지고 있으며, 특히 반도체칩의 실장효율을 높이기 위한 반도체 패키지 기술이 날로 발전하고 있다. 뿐만 아니라, 실장효율을 증가시키기 위해 복수의 칩을 단일 반도체 패키지에 적층하는 기술도 발전하는 추세이다. 또한, 반도체 패키지를 복수개 장착해야 하는 장치에 대한 소형화를 이루기 위해 실장밀도가 높고 성능이 우수한 적층패키지를 구현하기 위한 기술 개발에 관해서 많은 연구가 이루어지고 있다.Recently, with the miniaturization of electronic devices and the generalization of portable devices, there is a growing interest in reducing the size of components that make up these devices and reducing the mounting area of these components in a reduced mounting space. Semiconductor package technology is improving day by day to improve the mounting efficiency. In addition, a technology of stacking a plurality of chips in a single semiconductor package is increasing in order to increase mounting efficiency. In addition, a lot of research is being conducted on the development of a technology for implementing a high-density package having high mounting density and excellent performance in order to achieve miniaturization of a device in which a plurality of semiconductor packages should be mounted.

복수개의 반도체 패키지를 적층하는 기술들이 현재까지 많이 개발되어 있으며, 도 1 도시된 종래기술이 그 대표적인 기술이라 할 수 있겠다.Many technologies for stacking a plurality of semiconductor packages have been developed to date, and the conventional technology shown in FIG. 1 may be referred to as a representative technology.

도 1에 도시된 종래기술은 NEC사에서 개발한 것으로 미국특허 6188127호에 개시된 기술이다.The prior art illustrated in FIG. 1 is developed by NEC Corporation and is a technique disclosed in US Pat. No. 6,188,127.

도 1의 반도체 패키지 적층모듈은, 범프(4)가 각 칩(1)에 형성되고, 솔더페이스트가 기판(2)의 패드에 인쇄된 후, 칩(1)이 기판(2)에 고정되어 있다. 기판(2)과 칩(1)은 리플로우에 의해 접합되어 있다. 기판(2)은 내부에 커패시터(10)를 포함하고 있다. 상술한 하부구조에 봉지재(6)가 주입되어 경화되어 있으며, 각기판(2)은 양쪽 가장자리에 관통홀(5)가 형성되며, 이를 통해 기판(2)은 범프(7)에 의해 적층되고 전기적으로 접속되어 있다.In the semiconductor package stack module of FIG. 1, bumps 4 are formed on each chip 1, solder paste is printed on a pad of the substrate 2, and the chips 1 are fixed to the substrate 2. . The board | substrate 2 and the chip | tip 1 are joined by reflow. The substrate 2 includes a capacitor 10 therein. The encapsulant 6 is injected and cured in the above-described substructure, and each of the substrates 2 has through holes 5 formed at both edges thereof, whereby the substrates 2 are laminated by the bumps 7. It is electrically connected.

상술한 구조를 갖는 종래 반도체 패키지 적층모듈은, 반도체 패키지 적층방법으로는 가장 단순한 방법이기는 하지만, 그러나, 기판의 양쪽 가장자리 부근에 관통홀을 형성해야 하기 때문에 기판의 크기가 커지는 경향이 있어 패키지의 실장밀도를 높이고 우수한 성능을 얻는데 한계가 있었다.The conventional semiconductor package stacking module having the above-described structure is the simplest method for the semiconductor package stacking method. However, since the through-holes should be formed near both edges of the substrate, the size of the substrate tends to be large. There was a limit to increasing the density and obtaining excellent performance.

따라서, 본 발명은 상술한 종래기술의 문제점을 해결하기 위해 발명된 것으로, 고실장밀도 및 고성능화가 구현 가능한 적층패키지 및 그 제조방법을 제공하는 데 그 목적이 있다.Therefore, the present invention was invented to solve the above-mentioned problems of the prior art, and an object thereof is to provide a laminated package and a method of manufacturing the same, which can realize high mounting density and high performance.

도 1은 종래의 적층패키지의 단면도;1 is a cross-sectional view of a conventional laminated package;

도 2는 본 발명의 바람직한 실시예에 따른 적층패키지의 단면도;2 is a cross-sectional view of a laminated package according to a preferred embodiment of the present invention;

도 3은 본 발명의 적층패키지에서 반도체칩의 비활성면에 형성되는 금속배선의 평면도; 및3 is a plan view of a metal wiring formed on an inactive surface of a semiconductor chip in a laminated package of the present invention; And

도 4a 내지 4d는 본 발명의 적층패키지의 제조방법을 나타내는 도면들이다.4A to 4D are diagrams illustrating a method of manufacturing a laminated package of the present invention.

<도면의 주요부분에 대한 간단한 설명><Brief description of the main parts of the drawing>

21; 반도체칩 22; 기판21; Semiconductor chip 22; Board

23; 솔더볼 24; 접속패턴23; Solder ball 24; Connection pattern

25; 외부접속단자 26; 본딩 와이어25; External connection terminal 26; Bonding wire

27; 절연테입 28; 금속배선27; Insulating tape 28; Metal wiring

29; 봉지재 100; 적층패키지29; Encapsulant 100; Laminated Package

110; 하위 패키지 120; 상위 패키지110; Subpackage 120; Parent package

상술한 본 발명의 목적을 달성하기 위하여, 복수의 접속패턴을 구비하는 기판, 기판의 일면에 복수의 솔더볼을 매개로 플립칩 본딩되며, 비활성면에 금속배선이 형성되는 반도체칩, 금속배선과 기판을 전기적으로 연결하는 본딩 와이어, 금속배선이 외부로 노출되도록 반도체칩과 기판의 적층부위를 밀봉하는 봉지재, 및 기판의 타면에 형성되고, 접속패턴에 의해 솔더볼과 전기적으로 연결되는 외부접속단자로 구성되는 복수의 패키지를 포함하며, 복수의 패키지는 상위 패키지의 외부접속단자와 하위 패키지의 외부에 노출된 금속배선이 접합되어 전기적으로 연결되도록 상위 패키지가 하위 패키지에 적층되는 것을 특징으로 하는 적층패키지를 제공한다.In order to achieve the object of the present invention described above, a substrate having a plurality of connection patterns, a semiconductor chip flip-bonded via a plurality of solder balls on one surface of the substrate, the metal wiring is formed on an inactive surface, metal wiring and the substrate Bonding wire for electrically connecting the wires, an encapsulant for sealing the stacked portion of the semiconductor chip and the substrate so that the metal wiring is exposed to the outside, and an external connection terminal formed on the other side of the substrate and electrically connected to the solder ball by a connection pattern. The package includes a plurality of packages, the plurality of packages are laminated package, characterized in that the upper package is laminated on the lower package so that the external connection terminal of the upper package and the metal wiring exposed to the outside of the lower package is bonded and electrically connected To provide.

또한, 본 발명은 a) 복수의 접속패턴을 구비하고 일면에 접속패턴과 전기적으로 연결된 복수의 외부접속단자가 형성된 기판에 반도체칩을 플립칩 본딩하는 단계; b) 반도체칩의 비활성면에 금속배선을 형성하는 단계; c) 기판과 금속배선간을 본딩 와이어로 접합하여 서로 전기적으로 연결하고, 금속배선이 외부로 노출되도록 기판과 반도체칩간을 봉지재로 밀봉하여 복수개의 패키지를 형성하는 단계; 및 d) 상위 패키지의 외부접속단자가 하위 패키지의 외부에 노출된 금속배선과 접하도록 상위 패키지를 하위 패키지에 적층하는 단계를 포함하는 것을 특징으로 하는 적층패키지의 제조방법을 제공한다.In addition, the present invention includes a) flip chip bonding a semiconductor chip on a substrate having a plurality of connection patterns and a plurality of external connection terminals electrically connected to the connection pattern on one surface; b) forming metal wiring on the inactive surface of the semiconductor chip; c) bonding the substrate and the metal wiring to each other by bonding wires, and electrically connecting the substrate and the metal wiring to each other to form a plurality of packages by sealing the substrate and the semiconductor chip with an encapsulant so that the metal wiring is exposed to the outside; And d) laminating the upper package to the lower package such that the external connection terminals of the upper package contact the metal wiring exposed to the outside of the lower package.

이하, 첨부된 도면을 참조로 본 발명의 바람직한 실시예를 설명한다.Hereinafter, exemplary embodiments of the present invention will be described with reference to the accompanying drawings.

도 2는 본 발명의 바람직한 실시예에 따른 적층패키지의 단면도이다. 도 3은 본 발명의 적층패키지에서 반도체칩의 비활성면에 형성되는 금속배선의 평면도이다. 도 4a 내지 도 4d는 본 발명의 적층패키지의 제조방법을 나타내는 도면들이다.2 is a cross-sectional view of a laminated package according to a preferred embodiment of the present invention. 3 is a plan view of a metal wiring formed on an inactive surface of a semiconductor chip in a laminated package of the present invention. 4A to 4D are diagrams illustrating a method of manufacturing a laminated package of the present invention.

도 2에 따르면, 본 발명의 적층패키지(100)는 하위 패키지(110) 위에 상위 패키지(120)가 적층되는 구조를 하고 있는데, 상위 패키지(120)는 하위 패키지(110)와 실질적으로 동일한 구성을 하고 있기 때문에 상위 패키지(120)에 대한 설명은 생략한다.According to FIG. 2, the stacked package 100 of the present invention has a structure in which the upper package 120 is stacked on the lower package 110, and the upper package 120 has substantially the same configuration as the lower package 110. The description of the upper package 120 is omitted.

하위 패키지(110)는, 기판(22)에 복수의 접속패턴(24)이 구비되어 있으며, 기판(22)의 일면에 복수의 외부접속단자(25)가 접속패턴(24)과 전기적으로 접속되도록 형성된다.The lower package 110 is provided with a plurality of connection patterns 24 on the substrate 22, and the plurality of external connection terminals 25 are electrically connected to the connection patterns 24 on one surface of the substrate 22. Is formed.

기판(22) 위에는 접속패턴(24)과 전기적으로 접속되는 복수의 솔더볼(23)을매개로 반도체칩(21)이 플립칩 본딩되며, 반도체칩(21)의 전기적 신호는 복수의 솔더볼(23)을 경유하여 복수의 외부접속단자(25)를 통해 외부와 접속된다.The semiconductor chip 21 is flip-chip bonded with a plurality of solder balls 23 electrically connected to the connection pattern 24 on the substrate 22, and the electrical signals of the semiconductor chips 21 connect the plurality of solder balls 23. Via the plurality of external connection terminals 25 are connected to the outside via.

반도체칩(21)의 비활성면에는 소정형상의 금속배선(28)이 구비된다. 이때 금속배선(28)은 반도체칩(21)의 비활성면에 직접 형성되거나, 금속배선(28)이 형성된 절연테입(27)을 반도체칩(21)의 비활성면에 접착하여 형성된다.The inactive surface of the semiconductor chip 21 is provided with a metal wiring 28 of a predetermined shape. At this time, the metal wiring 28 is formed directly on the inactive surface of the semiconductor chip 21, or is formed by bonding the insulating tape 27 on which the metal wiring 28 is formed on the inactive surface of the semiconductor chip 21.

금속배선(28)과 기판(22) 사이는 본딩 와이어(26)에 의해 상호 전기적으로 연결되고, 금속배선(28)이 외부로 노출되도록 기판(22) 및 기판(21) 위에 적층된 반도체칩(21)을 외부환경으로부터 보호하기 위해 봉지재(29)로 밀봉한다.The semiconductor chip 28 and the substrate 22 are electrically connected to each other by a bonding wire 26 and are stacked on the substrate 22 and the substrate 21 so that the metal wiring 28 is exposed to the outside. 21) is sealed with an encapsulant 29 to protect it from the external environment.

본 발명의 적층패키지(100)는 상술한 구성을 포함하는 하위 패키지(110)에 이와 실질적으로 동일한 구조를 갖는 상위 패키지(120)를 적층하게 되는데, 이때 하위 패키지(110)의 외부에 노출된 금속배선(28)과 상위 패키지(120)의 외부접속단자들이 접합되도록 적층된다. 이로써 하위 패키지(110)와 상위 패키지(120)가 전기적으로 연결된다.The laminated package 100 of the present invention stacks the upper package 120 having the same structure as the lower package 110 including the above-described configuration, wherein the metal exposed to the outside of the lower package 110 is provided. The wiring 28 and the external connection terminals of the upper package 120 are stacked to be bonded. As a result, the lower package 110 and the upper package 120 are electrically connected to each other.

상술한 실시예에서는 두개의 패키지가 적층되는 경우만을 설명하였지만 복수개의 패키지를 적층하는 경우에도 동일한 방법으로 하위 패키지 위에 상위 패키지를 적층할 수 있다.In the above-described embodiment, only the case where two packages are stacked is described, but in the case of stacking a plurality of packages, the upper package may be stacked on the lower package by the same method.

상술한 구조를 갖는 본 발명의 적층패키지는 하위 패키지의 반도체칩에 금속배선을 형성하고 이를 통해 동일한 구성을 갖는 상위 패키지를 적층하기 때문에 종래 반도체 패키지 적층모듈에서 반도체 패키지 적층시 기판의 크기가 커져야 했던 문제점이 해결될 수 있다.Since the multilayer package of the present invention having the above-described structure forms a metal wiring on the semiconductor chip of the lower package and thereby stacks the upper package having the same configuration, the size of the substrate has to be increased when the semiconductor package is stacked in the conventional semiconductor package stack module. The problem can be solved.

다음, 도 4a 내지 도 4d를 참조로 본 발명의 적층패키지의 제조방법에 대해 설명한다.Next, the manufacturing method of the laminated package of the present invention will be described with reference to FIGS. 4A to 4D.

우선, 도 4a에 도시된 바와 같이, 복수의 접속패턴(24)을 구비한 기판(22)의 일면에 복수의 접속패턴(24)과 전기적으로 연결되도록 복수의 외부접속단자(25)를 형성하고, 복수의 솔더볼(23)을 매개로 반도체칩(21)을 기판(22) 위에 플립칩 본딩한다.First, as shown in FIG. 4A, a plurality of external connection terminals 25 are formed on one surface of the substrate 22 having the plurality of connection patterns 24 to be electrically connected to the plurality of connection patterns 24. The semiconductor chip 21 is flip chip bonded onto the substrate 22 through the plurality of solder balls 23.

다음, 도 4b에 도시된 바와 같이, 반도체칩(21)의 비활성면에 금속배선(28)을 형성한다. 이때 금속배선(28)을 반도체칩(21)의 비활성면에 직접 형성하거나, 금속배선(28)을 포함하는 절연테입(27)을 비활성면에 접착할 수 있다.Next, as shown in FIG. 4B, the metal wiring 28 is formed on the inactive surface of the semiconductor chip 21. In this case, the metal wiring 28 may be directly formed on the inactive surface of the semiconductor chip 21, or the insulating tape 27 including the metal wiring 28 may be adhered to the non-active surface.

다음, 도 4c에 도시된 바와 같이, 금속배선(28)과 기판(22)간을 본딩 와이어(26)를 사용하여 전기적으로 연결하고, 금속배선(28)이 외부로 노출되도록 반도체칩(21) 및 기판(22)의 적층부위를 봉지재(29)로 밀봉하여, 하위 패키지(110)를 제조한다. 이때, 금속배선(28)과 기판(22)간의 본딩 와이어(26) 접합은 역와이어 본딩방법, 즉 기판(22)에 먼저 본딩 와이어(26)의 일단을 접합한 후 나중에 금속배선(28)에 본딩 와이어(26)의 타단을 접합하는 방법에 의해 이루어진다. 역와이어 본딩방법을 사용하는 이유는 본딩 와이어(26)를 먼저 접합하는 부분에는 본딩 와이어(26)의 헤드를 포함하고 있는데 이 헤드의 높이가 금속배선(28)의 높이보다 높기 때문에 금속배선(28)을 외부로 노출하는 형태로 패키지를 형성하기가 곤란하기 때문이다.Next, as illustrated in FIG. 4C, the semiconductor chip 21 is electrically connected between the metal wire 28 and the substrate 22 using the bonding wires 26 and the metal wires 28 are exposed to the outside. And the laminated portion of the substrate 22 is sealed with an encapsulant 29, to manufacture a lower package 110. At this time, bonding of the bonding wires 26 between the metal wires 28 and the substrate 22 is performed in reverse wire bonding, that is, one end of the bonding wires 26 is first bonded to the substrate 22 and then to the metal wires 28. It is made by a method of joining the other end of the bonding wire 26. The reason for using the reverse wire bonding method is to include the head of the bonding wire 26 in the portion where the bonding wire 26 is first joined. Since the height of the head is higher than the height of the metal wiring 28, the metal wiring 28 This is because it is difficult to form the package in the form of exposing) to the outside.

마지막으로, 상술한 단계에서 형성된 하위 패키지(110)와 실질적으로 동일한구성을 갖는 상위 패키지(120)를 제조하고, 하위 패키지(110)의 외부로 노출된 금속배선(28)과 상위 패키지(120)의 외부접속단자가 전기적으로 접속되도록 상위 패키지(120)를 하위 패키지(110) 위에 적층한다.Finally, the upper package 120 having the same configuration as the lower package 110 formed in the above-described steps is manufactured, and the metal wiring 28 and the upper package 120 exposed to the outside of the lower package 110 are provided. The upper package 120 is stacked on the lower package 110 so that the external connection terminals of the upper terminal 120 are electrically connected.

본 발명의 바람직한 실시예를 참조로 본 발명의 적층패키지와 그 제조방법을 설명하였지만 본 발명의 취지를 벗어나지 않는 범위 내에서 다양한 변형 실시예가 가능함이 당업자에게 명백하다.Although the laminated package of the present invention and its manufacturing method have been described with reference to a preferred embodiment of the present invention, it will be apparent to those skilled in the art that various modifications are possible without departing from the spirit of the present invention.

본 발명에 따르면, 반도체 패키지를 적층하는데 있어서, 패키지의 반도체칩의 비활성면에 금속배선을 형성하고 이를 통해 다른 패키지를 적층하기 때문에 종래 반도체 패키지 적층모듈에서 기판의 크기가 커져야했던 문제점이 극복되어 패키지의 실장밀도가 높아지고 성능이 향상되게 된다.According to the present invention, in stacking a semiconductor package, since a metal wiring is formed on an inactive surface of a semiconductor chip of the package and another package is stacked therethrough, the problem that the size of the substrate has to be increased in the conventional semiconductor package stacking module is overcome. This increases the mounting density and improves performance.

Claims (5)

복수의 접속패턴을 구비하는 기판,A substrate having a plurality of connection patterns, 상기 기판의 일면에 복수의 솔더볼을 매개로 플립칩 본딩되며, 비활성면에 금속배선이 형성되는 반도체칩,A semiconductor chip flip-bonded through a plurality of solder balls on one surface of the substrate and having metal wiring formed on an inactive surface; 상기 금속배선과 상기 기판을 전기적으로 연결하는 본딩 와이어,Bonding wires electrically connecting the metal lines and the substrate; 상기 금속배선이 외부로 노출되도록 상기 반도체칩과 상기 기판의 적층부위를 밀봉하는 봉지재, 및An encapsulant for sealing the stacked portion of the semiconductor chip and the substrate so that the metal wiring is exposed to the outside; 상기 기판의 타면에 형성되고, 상기 접속패턴에 의해 상기 솔더볼과 전기적으로 연결되는 외부접속단자로 구성되는 복수의 패키지를 포함하며,A plurality of packages formed on the other surface of the substrate and configured of external connection terminals electrically connected to the solder balls by the connection patterns; 상기 복수의 패키지는 상위 패키지의 외부접속단자와 하위 패키지의 외부에 노출된 금속배선이 접합되어 전기적으로 연결되도록 상기 상위 패키지가 상기 하위 패키지에 적층되는 것을 특징으로 하는 적층패키지.The plurality of packages are laminated package, characterized in that the upper package is laminated on the lower package so that the external connection terminal of the upper package and the metal wiring exposed to the outside of the lower package is bonded and electrically connected. 제 1항에 있어서, 상기 금속배선은 절연테입을 매개로 상기 반도체칩의 비활성면에 형성되는 것을 특징으로 하는 적층패키지.The multilayer package of claim 1, wherein the metal wiring is formed on an inactive surface of the semiconductor chip through an insulating tape. a) 복수의 접속패턴을 구비하고 일면에 상기 접속패턴과 전기적으로 연결된 복수의 외부접속단자가 형성된 기판에 반도체칩을 플립칩 본딩하는 단계;a) flip chip bonding a semiconductor chip on a substrate having a plurality of connection patterns and having a plurality of external connection terminals electrically connected to the connection patterns on one surface thereof; b) 상기 반도체칩의 비활성면에 금속배선을 형성하는 단계;b) forming metal wirings on an inactive surface of the semiconductor chip; c) 상기 기판과 상기 금속배선간을 본딩 와이어로 접합하여 서로 전기적으로 연결하고, 상기 금속배선이 외부로 노출되도록 상기 기판과 상기 반도체칩간을 봉지재로 밀봉하여 복수개의 패키지를 형성하는 단계; 및c) forming a plurality of packages by sealing the substrate and the semiconductor chip with an encapsulant such that the substrate and the metal wiring are bonded to each other by bonding wires and electrically connected to each other, and the metal wiring is exposed to the outside; And d) 상위 패키지의 상기 외부접속단자가 하위 패키지의 외부에 노출된 상기 금속배선과 접하도록 상기 상위 패키지를 상기 하위 패키지에 적층하는 단계를 포함하는 것을 특징으로 하는 적층패키지의 제조방법.and d) laminating the upper package to the lower package such that the external connection terminals of the upper package contact the metal wiring exposed to the outside of the lower package. 제 3항에 있어서, 상기 b) 단계의 상기 금속배선은 절연테입을 매개로 상기 반도체칩의 비활성면에 형성되는 것을 특징으로 하는 적층패키지의 제조방법.The method of claim 3, wherein the metal wiring of step b) is formed on an inactive surface of the semiconductor chip through an insulating tape. 제 4항에 있어서, 상기 c) 단계의 본딩 와이어는 역본딩와이어 방법에 의해 이루어지는 것을 특징으로 하는 적층패키지의 제조방법.The method of claim 4, wherein the bonding wire of step c) is made by a reverse bonding wire method.
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