KR20030042655A - 강유전체 메모리 셀 어레이 및 그를 이용한 데이터 저장방법 - Google Patents

강유전체 메모리 셀 어레이 및 그를 이용한 데이터 저장방법 Download PDF

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Abstract

본 발명은 단일 트랜지스터로 이루어진 강유전체 메모리 셀 어레이 및 그를 이용한 데이터 저장 방법에 관한 것으로, 각 열에 위치하는 메모리 셀의 게이트에 연결되는 다수의 워드 라인과, 각 행에 위치하는 메모리 셀의 드레인에 연결되는 다수의 비트 라인과, 메모리 셀의 소오스를 공통으로 연결하는 공통 소오스 라인과, 각 메모리 셀이 형성된 웰에 각각 연결된 다수의 웰 라인으로 이루어지며, 선택된 메모리 셀의 게이트에 단위 펄스 형태의 바이어스 전압을 인가하고, 웰 라인에 펄스 형태의 바이어스 전압을 인가하여 강유전체의 분극특성에 의해 데이터 서입이 이루어지도록 하므로써 디스터브가 발생되지 않고 랜덤 어세스가 가능해진다.

Description

강유전체 메모리 셀 어레이 및 그를 이용한 데이터 저장 방법 {Ferroelectric memory cell array and a method for storing data using the same}
본 발명은 강유전체 메모리 셀 어레이 및 그를 이용한 데이터 저장 방법에 관한 것으로, 특히, 단일 트랜지스터로 이루어진 다수의 강유전체 메모리 셀로 이루어지며, MFS(Metal Ferroelectric Semiconductor), MFIS(Metal Ferroelectric Insulator Semiconductor) 및 MFMIS(Metal Ferroelectric Metal Insulator Semiconductor) 구조를 갖는 소자에 적용될 수 있는 랜덤 어세스(Random Access)가 가능한 비휘발성 강유전체 메모리 셀 어레이 및 그를 이용한 데이터 저장 방법에 관한 것이다.
일반적으로 모스(MOS) 구조의 트랜지스터는 반도체 기판 상에 게이트 절연막 및 게이트가 적층되고, 게이트 양측부의 반도체 기판에 불순물 이온이 주입된 소오스 및 드레인이 형성된다. 게이트 절연막으로는 대개 산화막(SiO2)을 이용하며, 이와 같은 모스 트랜지스터는 게이트에 인가되는 전압에 따라 동작된다.
반면, 단일 트랜지스터로 이루어진 강유전체 메모리 셀은 게이트 절연막으로 PZT, SBT 등과 같은 강유전체를 사용하며, 강유전체의 분극특성에 따라 데이터의 서입(Write)이 이루어진다.
비휘발성 강유전체 메모리 셀은 전원 공급을 중단하여도 분극 전하가 보존된다. 즉, 강유전체의 전압과 저장 전하 간의 이력(hysteresis) 특성에 의해 데이터가 보존되는데, 저장 소자로써 하나 또는 두개의 트랜지스터와, 하나 또는 두개의 캐패시터로 구성되거나, 하나의 트랜지스터만으로 구성된다.
도 1은 강유전체의 전하 - 전압 이력(hysteresis) 특성을 도시한 그래프도로서, 전압이 0V일 때 전하량은 2개의 서로 다른 값(C, E)을 가질 수 있다. 그러므로 강유전체의 분극 상태가 박막 사이에 인가되는 전압에 따라 일정 방향으로 배치되는 특성을 이용하여 강유전체 메모리 셀에 제 1 상태(E) 또는 제 2 상태(C)의 데이터가 저장되도록 한다.
도 2a 및 도 2b는 N 채널 단일 트랜지스터로 이루어진 강유전체 메모리 셀의 동작 원리를 설명하기 위한 구조도로서, 도 2a는 게이트(3)와 P형 기판(Si; 1)에 형성된 웰(Well) 사이에 양(+) 전압이 인가된 상태에서의 분극 방향을 도시하는데,이때, 기판(1)의 표면에는 전하가 유기된다. 도 2b는 게이트(3)와 P형 기판(Si; 1)에 형성된 웰 사이에 음(-) 전압이 인가된 상태에서의 분극 방향을 도시하는데, 이때, 기판(1)의 표면에는 전하가 유기되지 않는다. 도면 부호 2는 강유전체막을 지시하고, 도면 부호 4 및 5는 소오스 및 드레인을 각각 지시한다.
도 3a는 단일 트랜지스터로 이루어진 종래의 강유전체 메모리 셀로 이루어진 메모리 셀 어레이를 도시한 회로도로서, 공통의 웰(well) 상에 형성된 다수의 강유전체 메모리 셀(M)이 다수의 워드 라인(WL1 내지 WLn)과 비트 라인(BL1 내지 BLm) 간에 접속된다. 즉, 동일 열(Row)에 존재하는 메모리 셀(M1 내지 Mm)의 게이트는 워드 라인(WL1)에 접속되고, 같은 방식으로 n번째 열에 존재하는 메모리 셀(Mn 내지 Mn+m)의 게이트는 워드 라인(WLn)에 접속된다. 동일한 행(Column)에 존재하는 메모리 셀(M1 내지 Mn)의 드레인은 비트 라인(BL1)에 접속되고, 같은 방식으로 m번째 행에 존재하는 메모리 셀(Mm 내지 Mn+m)의 드레인은 비트 라인(BLm)에 접속된다. 또한, 각 행에 존재하는 메모리 셀의 소오스는 소오스 라인(SL1 내지 SLn)에 각각 접속되며, 상기 웰은 공통의 웰 라인(WELL)에 접속된다.
상기 메모리 셀 어레이에서 예를 들어, 하나의 선택된 메모리 셀(Mn)에 제 1 상태의 데이터를 서입하기 위해서는 워드 라인(WLn)에 전원전압(Vdd)을 인가하고 비트 라인(BL1)과 소오스 라인(SL1)에 접지전압(GND)을 인가한다. 이때, 선택되지 않은 메모리 셀들은 프로그램되지 않도록 하기 위해 나머지 워드 라인(WL1 내지 WLn-1)에는 도 3b에 도시된 바와 같이 접지전압(GND), 소오스 라인(SL2 내지 SLn)과 비트 라인(BL2 내지 BLm)에 전원전압(Vdd)을 각각 인가한다.
한편, 메모리 셀에 제 2 상태의 데이터를 서입하기 위해서는 게이트에 접지전압(GND)을 인가하고, 소오스, 드레인 및 웰에 전원전압(Vdd)을 각각 인가해야 하는데, 이 경우 메모리 셀을 개별적으로 선택할 수 없으므로 어레이 전체의 메모리 셀에 상기와 같은 바이어스 전압을 인가한다.
따라서 종래의 메모리 셀 어레이는 임의의 셀을 독립적으로 선택할 수 없도록 구성되기 때문에 랜덤 어세스 동작이 불가능하다. 또한, 종래의 메모리 셀 어레이는 서입 동작 시 선택되지 않은 메모리 셀에서 서입 디스터브(Write Disturb) 현상이 발생된다. 예를 들어, 드레인 디스터브를 경험한 메모리 셀에 원하지 않는 데이터가 서입되거나, 인접하는 메모리 셀에 데이터를 서입할 때 반복적으로 드레인 디스터브를 경험한 메모리 셀에 서입된 데이터가 바뀌게 되는 현상이 발생된다. 그러므로 이와 같이 저장된 데이터가 파괴되는 서입 디스터브에 의해 소자의 신뢰성이 저하된다.
이러한 이유로 단일 트랜지스터로 이루어진 종래의 강유전체 메모리 셀 어레이의 구성을 채용한 비휘발성 메모리 소자는 제품으로 개발되거나 실용화되지 못하고 있다.
따라서 본 발명은 메모리 셀의 소오스를 공통 소오스 라인에 연결하고, 각 메모리 셀의 웰에 각각 연결된 웰 라인을 통해 웰 바이어스 전압을 인가하므로써 상기한 단점을 해소할 수 있는 강유전체 메모리 셀 어레이 및 그를 이용한 데이터저장 방법을 제공하는 데 그 목적이 있다.
상기한 목적을 달성하기 위한 본 발명에 따른 강유전체 메모리 셀 어레이는 웰이 형성된 기판 상에 적층된 강유전체 박막 및 게이트와, 게이트 양측부의 기판에 형성된 소오스 및 드레인으로 이루어지는 다수의 메모리 셀과, 각 열에 위치하는 메모리 셀의 게이트에 연결되는 다수의 워드 라인과, 각 행에 위치하는 메모리 셀의 드레인에 연결되는 다수의 비트 라인과, 메모리 셀의 소오스를 공통으로 연결하는 공통 소오스 라인과, 각 메모리 셀이 형성된 웰에 각각 연결된 다수의 웰 라인으로 이루어지는 것을 특징으로 한다.
본 발명에 따른 강유전체 메모리 셀 어레이의 선택된 메모리 셀에 데이터를 저장하기 위한 방법은 웰이 형성된 기판 상에 적층된 강유전체 박막 및 게이트와, 게이트 양측부의 기판에 형성된 소오스 및 드레인으로 이루어지는 다수의 메모리 셀과, 각 열에 위치하는 메모리 셀의 게이트에 연결되는 다수의 워드 라인과, 각 행에 위치하는 메모리 셀의 드레인에 연결되는 다수의 비트 라인과, 메모리 셀의 소오스를 공통으로 연결하는 공통 소오스 라인과, 각 메모리 셀이 형성된 웰에 각각 연결된 다수의 웰 라인으로 이루어진 강유전체 메모리 셀 어레이의 선택된 메모리 셀에 소정의 데이터를 저장하기 위해 선택된 워드 라인 및 비트라인에 소정의 바이어스 전압을 인가하여 메모리 셀을 선택한 후 선택된 워드 라인 및 웰 라인 간에 전압차에 의해 데이터가 서입되도록 하는 것을 특징으로 한다.
상기 서입 동작 시 선택된 워드라인에 인가되는 전압은 전원전압에서 접지전압으로 천이되며, 웰 라인에 인가되는 전압은 접지전압에서 전원전압으로 천이한후 다시 접지전압으로 천이되는 것을 특징으로 한다.
상기 서입 동작 시 선택되지 않은 워드라인에는 전원전압이 인가되고, 선택되지 않은 웰 라인에는 접지전압이 인가되는 것을 특징으로 한다.
도 1은 강유전체의 전하 - 전압 이력(hystersis) 특성을 도시한 그래프도.
도 2는 N 채널 단일 트랜지스터로 이루어진 강유전체 메모리 셀의 동작 원리를 설명하기 위한 구조도.
도 3은 종래 강유전체 메모리 셀 어레이를 설명하기 위한 회로도.
도 4는 P 채널 단일 트랜지스터로 이루어진 본 발명의 강유전체 메모리 셀의 구조를 설명하기 위한 단면도.
도 5는 본 발명의 강유전체 메모리 셀 어레이를 설명하기 위한 회로도.
도 6은 본 발명에 따른 강유전체 메모리 셀 어레이의 실시예를 설명하기 위한 회로도.
<도면의 주요 부분에 대한 부호의 설명>
FM: 강유전체 메모리 셀FMn: n번째 강유전체 메모리 셀
FMn+m: n+m번째 강유전체 메모리 셀WL: 워드 라인
WLn: n번째 워드 라인BL: 비트 라인
BLm: m번째 비트 라인SL: 소오스 라인
CSL: 공통 소오스 라인WELL: 웰 라인
WELLn: n번째 열 방향 웰 라인WELLn+m: n+m번째 열 방향 웰 라인
Vdd: 전원전압
1 및 11: 기판2: 강유전체막
3 및 14: 게이트4 및 15: 소오스
5 및 16: 드레인12: 웰
13: 게이트 절연막17: 백 게이트영역
본 발명은 단일 트랜지스터로 이루어진 다수의 강유전체 메모리 셀이 워드 라인 및 비트 라인 간에 접속된 메모리 셀 어레이를 제공한다. 각 메모리 셀에는 강유전체의 분극특성에 따라 데이터가 서입되며, 서입된 데이터는 문턱전압의 변화를 이용한 방법으로 독출된다. 특히, 본 발명은 각 메모리 셀의 소오스를 공통 소오스 라인에 연결하고, 각 메모리 셀의 웰에 각각 연결된 웰 라인을 통해 웰 바이어스 전압을 인가하여 디스터브가 발생되지 않고 랜덤 어세스가 가능하도록 한다.
그러면 이하, 첨부된 도면을 참조하여 본 발명을 상세히 설명하기로 한다.
도 4는 P 채널 단일 트랜지스터로 이루어진 본 발명의 강유전체 메모리 셀의 구조를 설명하기 위한 단면도이다.
기판(11)에 형성된 웰(12) 상에 게이트 절연막(13)과 게이트(14)가 적층되고, 게이트 양측부의 기판(11)에는 소오스 및 드레인(15 및 16)이 형성된다. 상기 웰(12)에는 바이어스 전압(Vwell)을 인가하기 위한 백 게이트(Back gate)영역(17)이 형성된다. 상기 웰(12)과 기판(11)은 서로 반대의 도전형으로 이루어지며, 상기 소오스 및 드레인(15 및 16)은 상기 웰(12)과 반대의 도전형으로 이루어진다.
게이트 절연막(13)으로는 바람직하게는 PZT, SBT 등의 강유전체를 사용할 수 있으나, 상기 강유전체에 한정되지 않고 그 밖의 강유전체 특징을 갖는 모든 물질을 사용할 수 있다.
단일 트랜지스터로 이루어진 강유전체 메모리 셀에 제 1 상태 및 제 2 상태의 데이터를 서입(Write)하고, 서입된 데이터를 독출(Read)을 위해서는 게이트(14), 소오스(15), 드레인(16) 및 웰(12)에 각각의 바이어스 전압을 인가한다. P 채널 단일 트랜지스터로 이루어진 강유전체 메모리 셀은 기본적으로 게이트(14)와 웰(12) 간의 전압 차가 양(+)이면 데이터가 서입되지 않고, 음(-)이면 데이터 서입이 이루어진다.
도 5는 도 4와 같이 이루어진 강유전체 메모리 셀을 이용하여 구성한 본 발명의 메모리 셀 어레이 회로도이다.
동일 열에 존재하는 메모리 셀(FM1 내지 FMm)의 게이트는 워드 라인(WL1)에 접속되고, 같은 방식으로 n번째 열에 존재하는 메모리 셀(FMn 내지 FMn+m)의 게이트는 워드 라인(WLn)에 접속된다. 동일한 행에 존재하는 메모리 셀(M1 내지 Mn)의 드레인은 비트 라인(BL1)에 접속되고, 같은 방식으로 m번째 행에 존재하는 메모리 셀(Mm 내지 Mn+m)의 드레인은 비트 라인(BLm)에 접속된다. 또한, 각 메모리 셀(FM)의 소오스는 공통의 소오스 라인(CSL)에 접속되며, 각 메모리 셀의 웰 즉, 각 메모리 셀이 형성된 웰은 서로 전기적으로 분리된 각각의 웰 라인(WELL1 내지 WELLn, .... WELLn 내지 WELLn+m)에 각각 접속된다.
상기와 같이 이루어진 메모리 셀 어레이에서, 상기 공통의 소오스 라인(CSL)과 각 웰 간에 역방향 PN 접합이 이루어지도록 하기 위해서는 P 채널 단일 트랜지스터로 이루어진 강유전체 메모리 셀의 경우 공통의 소오스 라인(CSL)은 접지되고, 각 셀의 N 웰 라인에 전원전압(Vdd) 또는 접지전압(GND)이 인가되야 하며, N 채널 단일 트랜지스터로 이루어진 강유전체 메모리 셀의 경우 공통의 소오스 라인(CSL)에는 전원전압(Vdd)이 인가되고, 각 셀의 P 웰 라인에는 전원전압(Vdd) 또는 접지전압(GND)이 인가되어야 한다. 그러면 각 메모리 셀에 데이터를 서입 및 독출하는 과정을 설명하면 다음과 같다.
예를들어, P 채널 단일 트랜지스터로 이루어진 강유전체 메모리 셀(FMn)에 제 1 상태의 데이터를 서입하기 위해서는 워드 라인(WLn)에 공급되는 전압을 전원전압(Vdd)에서 접지전압(GND)으로 천이시키고, 웰 라인(WELLn)에 공급되는 전압을 접지전압(GND)에서 전원전압(Vdd)으로 천이시킨다. 즉, 리셋(Reset) 상태에서 워드 라인(WLn)에는 전원전압(Vdd)이 인가되고, 웰 라인(WELLn)에는 접지전압(GND)이 인가되어 워드 라인(WLn)과 웰 라인(WELLn) 사이의 전압차가 양(+)이 되므로 분극이 초기화되는데, 이 상태에서 워드 라인(WLn)에 접지전압(GND)이 인가되고 웰 라인(WELLn)에 전원전압(Vdd)이 인가되면 워드 라인(WLn)과 웰 라인(WELLn) 사이의 전압 차가 음(-)이 되므로 서입이 이루어진다.
이때, 선택되지 않은 메모리 셀들의 각 웰 라인에는 접지전압(GND), 각 워드 라인에는 전원전압(Vdd)이 인가되도록 하여 초기 분극 상태를 그대로 유지하도록 하므로써 서입 디스터브가 발생되지 않는다.
한편, 상기 강유전체 메모리 셀(FMn)에 제 2 상태의 데이터를 서입하기 위해서는 워드 라인(WLn)에 전원전압(Vdd)을 인가하고, 웰 라인(WELLn)에 접지전압(GND)을 인가한다.
본 발명은 랜덤 어세스 동작이 가능하도록 하기 위해 각 메모리 셀이 형성된 웰에 각각 연결된 다수의 웰 라인을 구비한다. 각 셀들의 웰 라인에 펄스 형태의 전압(전원전압 -> 접지전압 -> 전원전압 혹은 접지전압 -> 전원전압 -> 접지전압)을 인가하고, 워드 라인에는 단위 펄스 형태의 전압(접지전압 -> 전원전압 혹은 전원전압 -> 접지전압)을 인가한다. 즉, 워드 라인에는 선택된 상태의 전압이 그대로 공급되도록 하고, 웰 라인에는 펄스 형태의 전압을 공급하여 랜덤 어세스 동작을 가능하도록 한다.
상기와 같은 방법으로 프로그램된 메모리 셀의 문턱전압은 높아지는 반면, 프로그램되지 않은 메모리 셀의 문턱전압은 낮게 유지된다. 그러므로 임의의 선택된 메모리 셀에 저장된 데이터를 독출하기 위해서는 선택된 메모리 셀에 연결된 워드 라인에 독출 바이어스 전압을 인가하고, 비트 라인과 소오스 라인 사이에는 센싱 전압을 인가한다. 이때, 상기 메모리 셀이 프로그램된 상태이면 게이트에 인가되는 독출 전압이 문턱전압보다 낮아 메모리 셀을 통한 전류의 흐름이 거의 생기지 않고, 반대로 프로그램되지 않은 상태이면 게이트 전압이 문턱전압보다 높아 메모리 셀을 통한 전류의 흐름이 발생된다. 따라서 비트 라인에 연결된 센스 앰프의 동작에 의해 양 전류의 차가 센싱되어 저장된 데이터의 상태가 판독된다.
도 6은 본 발명에 따른 강유전체 메모리 셀 어레이의 실시예를 설명하기 위한 회로도로서, 도 5와 같은 방식으로 다수의 메모리 셀이 4행 및 4열(4 ×4)로 배열된 구조가 도시된다.
상술한 바와 같이 본 발명은 강유전체의 분극 특성을 이용하여 데이터를 서입하고 문턱전압의 변화를 이용하여 서입된 데이터를 독출하는 단일 트랜지스터로 이루어진 강유전체 메모리 셀을 이용하여 메모리 셀 어레이를 구성한다. 본 발명의 강유전체 메모리 셀 어레이는 각 메모리 셀의 소오스가 공통 소오스 라인에 연결되고, 각 메모리 셀의 웰에 웰 바이어스 전압을 인가하기 위한 웰 라인이 각각 연결된다. 그러므로 본 발명에 따르면 하나의 메모리 셀을 독립적으로 선택하여 데이터를 서입할 수 있고, 선택된 메모리 셀에 서입된 데이터를 독립적으로 독출할 수 있다. 따라서 랜덤 어세스 동작이 가능해지며, 별도의 회로를 사용하지 않고 서입 및 독출 시 디스터브가 발생도지 않도록 하여 소자의 신뢰성이 향상되도록 한다. 또한, 본 발명의 메모리 셀 어레이는 전원전압 및 접지전압 만을 이용하여 서입 동작을 이룰 수 있으므로 내부 회로의 구성이 간략해진다.

Claims (5)

  1. 웰이 형성된 기판 상에 적층된 강유전체 박막 및 게이트와, 상기 게이트 양측부의 상기 기판에 형성된 소오스 및 드레인으로 이루어지는 다수의 메모리 셀과,
    각 열에 위치하는 메모리 셀의 게이트에 연결되는 다수의 워드 라인과,
    각 행에 위치하는 메모리 셀의 드레인에 연결되는 다수의 비트 라인과,
    상기 메모리 셀의 소오스를 공통으로 연결하는 공통 소오스 라인과,
    상기 각 메모리 셀이 형성된 웰에 각각 연결된 다수의 웰 라인으로 이루어진 것을 특징으로 하는 강유전체 메모리 셀 어레이.
  2. 제 1 항에 있어서,
    상기 웰 라인은 서로 전기적으로 분리된 것을 특징으로 하는 강유전체 메모리 셀 어레이.
  3. 웰이 형성된 기판 상에 적층된 강유전체 박막 및 게이트와, 상기 게이트 양측부의 상기 기판에 형성된 소오스 및 드레인으로 이루어지는 다수의 메모리 셀과,
    각 열에 위치하는 메모리 셀의 게이트에 연결되는 다수의 워드 라인과,
    각 행에 위치하는 메모리 셀의 드레인에 연결되는 다수의 비트 라인과,
    상기 메모리 셀의 소오스를 공통으로 연결하는 공통 소오스 라인과,
    상기 각 메모리 셀이 형성된 웰에 각각 연결된 다수의 웰 라인으로 이루어진 강유전체 메모리 셀 어레이의 선택된 메모리 셀에 소정의 데이터를 저장하기 위해 선택된 워드 라인 및 비트라인에 소정의 바이어스 전압을 인가하여 메모리 셀을 선택한 후 선택된 상기 워드 라인 및 웰 라인 간의 전압차에 의해 상기 데이터가 서입되도록 하는 것을 특징으로 하는 강유전체 메모리 셀 어레이를 이용한 데이터 저장 방법.
  4. 제 3 항에 있어서,
    상기 서입 동작 시 상기 선택된 워드라인에 인가되는 전압은 전원전압에서 접지전압으로 천이되며, 상기 웰 라인에 인가되는 전압은 접지전압에서 전원전압으로 천이한 후 다시 접지전압으로 천이되는 것을 특징으로 하는 강유전체 메모리 셀 어레이를 이용한 데이터 저장 방법.
  5. 제 3 항에 있어서,
    상기 서입 동작 시 선택되지 않은 워드라인에는 전원전압이 인가되고, 선택되지 않은 웰 라인에는 접지전압이 인가되는 것을 특징으로 하는 강유전체 메모리 셀 어레이를 이용한 데이터 저장 방법.
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