KR20030041873A - 쓰기 선택성이 증가한 자기 램 구조 - Google Patents

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Abstract

본 발명은 메모리의 집적 밀도를 크게 감소시키지 않고 쓰기 마진과 쓰기 선택성을 증가시키는 MRAM 구조에 관한 것이다. 자기-저항 비트(100a, 100b, 100c 등)의 주축(122)은 디지털 라인(110a, 110b 등)의 축에 대하여 어긋나 있어 자기-저항 비트(100a, 100b, 100c 등)의 주축(122)을 따라 뻗어 있는 디지털 라인 전류(132a, 132b 등)로부터 자기장 성분(124)을 생성한다.

Description

쓰기 선택성이 증가한 자기 램 구조{MRAM ARCHITECTURES FOR INCREASED WRITE SELECTIVITY}
다양한 종류의 디지털 메모리가 컴퓨터 및 컴퓨터 시스템 부품, 디지털 처리 시스템 따위에 널리 사용되고 있다. 이러한 메모리는 각 메모리 셀 내의 자성 물질, 특히 박막 형태의 물질의 두 가지 자화(magnetization) 상태로서 디지털 비트를 기억하는 것에 기초하여 만들어질 수 있으며 상당히 효과적이다. 이러한 막들은 막에서 일어나는 자화의 방향에 기초하여 그 안에 정보를 기억하고 있는 자기-저항 박막일 수 있다. 이 정보는 자화 상태를 결정하는 유도 감지(inductive sensing) 또는 각 상태의 자기-저항 감지(magneto-resistive sensing)에 의하여 얻어지는 것이 일반적이다.
이러한 박막 자기-저항 메모리(thin-film magneto-resistive memory)는 일체형 집적 회로(monolithic integrated circuit)의 표면에 알맞게 구비되어 있어 일체형 집적 회로의 메모리 셀과 메모리 동작 회로 사이의 전기적인 연결을 쉽게 할수 있다. 이 경우, 박막 자기-저항 메모리의 크기를 줄이고 집적도(packing density)를 높여 기억할 수 있는 디지털 비트의 밀도를 상당히 높이는 것이 바람직하다.
많은 수의 박막 자기-저항 메모리는 평행한 디지털 라인과 교차하는 평행한 워드 라인을 포함한다. 자기-저항 박막은 각 워드 라인과 비트 라인의 교차점에 구비되어 있다. 이와 같이, 박막 자기-저항 메모리 셀은 일반적으로 여러 행과 여러 열로 이루어진 어레이 구조로 되어 있다.
도 1은 종래의 박막 MRAM(Magnetic Random Access Memory) 구조를 개략적으로 도시한 것이다. 평행 워드 라인(12, 14, 16, 18, 20)이 수직 방향으로 구비되어 있고, 평행 디지털 라인(22, 24)이 수평 방향으로 구비되어 있다. 도면에는 MRAM 어레이의 일부만이 나타나 있다. 박막 자기-저항 메모리 셀은 각 워드 라인과 디지털 라인의 교차점에 구비되어 있다. 특히 도 1을 참고하면, 박막 자기-저항 메모리 셀(28a, 28b, 28c, 28d, 28e)이 디지털 라인(22)과 워드 라인(12, 14, 16, 18, 20)의 교차점에 각각 구비되어 있다. 이와 마찬가지로, 박막 자기-저항 메모리 셀(30a, 30b, 30c, 30d, 30e)이 디지털 라인(24)과 워드 라인(12, 14, 16, 18, 20)의 교차점에 각각 구비되어 있다.
각 행의 박막 자기-저항 메모리 셀은 일반적으로 끈 구조로 연결되어 해당하는 센스 라인을 이룬다. 예를 들면, 행(32)에 해당하는 박막 자기-저항 메모리 셀(28a, 28b, 28c, 28d, 28e)은 끈 구조로 연결되어 센스 라인(34)을 이룬다. 센스 라인(34)은 일반적으로 박막 자기-저항 메모리 셀의 끝을 이웃하는 박막 자기-저항 메모리 셀의 끝에 복수의 비자성 연결부(34a, 34b, 34c, 34e, 34f)를 포함한다. 비자성 연결부(34a, 34b, 34c, 34e, 34f)는 일반적으로 종래의 금속 연결층을 사용하여 형성된다. 센스 라인은 박막 자기-저항 메모리 셀의 특정 행에 전류를 공급하여 결국 선택된 셀의 저항을 감지하는 데 사용된다.
선택된 메모리 셀에 어떤 값(즉, 0 또는 1)을 쓰기 위하여, 워드 라인 전류가 선택된 메모리 셀 부근을 지나는 워드 라인에 공급된다. 이와 마찬가지로 디지털 라인 전류가 선택된 메모리 셀 근처를 지나는 디지털 라인에 공급된다. 어떤 경우에는, 센스 라인 전류가 선택된 메모리 셀을 포함하는 센스 라인에도 공급된다.
워드 라인 전류의 극성은 일반적으로 선택된 메모리 셀에 쓰일 값을 결정한다. 이에 대하여 좀 더 설명하자면, 메모리 셀(30a)에서 워드 라인 전류(40), 디지털 라인 전류(42) 및 센스 전류(44)가 생성한 자기장이 도 1에 나타나 있으며, 이때 디지털 라인(46)과 워드 라인(12)이 메모리 셀(40) 위에서 뻗어 있다고 가정한 것이다. 해당 워드 라인 또는 디지털 라인이 메모리 셀의 아래에서 뻗어 있다면 여러 전류의 극성은 바뀔 것이다.
워드 라인 전류(40)가 생성한 자기장(Hwl)(48)은 도시한 바와 같이 메모리 셀(40)의 주축(major axis)을 따라 오른쪽으로 향하고 있다. 디지털 라인 전류(42)가 생성한 자기장(Hdl)(50)은 메모리 셀(40)의 종축(minor axis)을 따라 위쪽으로 향하고 있다. 마지막으로, 센스 라인 전류가 생성한 자기장(Hsl)(52)은 메모리 셀(40)의 종축(minor axis)을 따라 위쪽으로 향하고 있다.
워드 라인 전류(40)가 생성한 자기장(Hwl)(48)은 세로 방향의 힘을 주어 선택된 메모리 셀의 자화 벡터를 오른쪽으로 스위칭하는데, 이는 도시한 예에서처럼 쓰일 값에 해당한다. 디지털 라인 전류(42) 및 센스 라인 전류가 각각 생성한 자기장(Hdl, Hsl)(50, 52)은 선택된 메모리 셀의 자기 벡터의 스위칭을 초기화하는 데 필요한 옆쪽 토크를 준다.
도 2는 MRAM 메모리 셀의 일반적인 쓰기 마진(margin) 곡선을 보여주는 그래프이다. 그래프의 x 축은, 일반적으로 워드 라인 전류가 제공하는, 메모리 셀(30a)의 주축을 따라 아래로 향하는 자기장 성분(Hwl)을 나타낸다. 그래프의 y 축은, 일반적으로 디지털 라인 전류(및 공급된 센스 라인 전류)가 제공하는, 메모리 셀(30a)의 종축을 따라 가로지르는 자기장 성분(Hdl)을 나타낸다. 메모리 셀(30a)에 쓰는 데 필요한 Hwl(48)과 Hdl(50)의 여러 가지 조합이 곡선(56)으로 나타나 있다.
어떤 쓰기 마진을 제공하기 위하여, (벡터 58을 생성하는) Hwl(48)과 Hdl(50)의 합이 곡선(56)의 오른쪽을 향하여야 한다. Hwl(48)과 Hdl(50)의 합이 곡선(56) 쪽으로 가까워질수록 존재하는 쓰기 마진이 작아진다. 쓰기 마진이 작아짐에 따라 선택된 메모리 셀에 신뢰성 있게 쓰기가 더 어려워진다. 또한, 다른 선택되지 않은 메모리 셀이 뜻하지 않게 쓰여지는 것을 방지하기가 더욱 어려워진다. 이러한 한계를 극복하기 위해서는, 메모리 셀의 비트 차원(bit dimension), 가장자리 거칠기(edge roughness) 및 비트 단부 오염 수준(bit end contamination level)을 제어하기 위하여 매우 엄격한 공정 조건이 필요한 경우가 많다. 이러한 공정조건은 메모리 셀의 크기가 감소하여 집적 밀도가 증가할수록 특히 부담이 된다.
자기-저항 메모리 셀은 간혹 GMR형 메모리 셀이다. GMR형 셀은 일반적으로 여러 비자성 보자층(coercive layer)에 의하여 분리된 여러 자성층을 포함한다. GMR형 셀의 한 층 또는 모든 층의 자기 벡터는 특정 문턱 값을 넘는 자기장이 인가되면 한 방향에서 반대 방향으로 매우 빨리 스위칭될 수 있는 경우가 잦으며 이는 상당히 효과적이다. GMR형 셀에 기억된 상태는 일반적으로 센스 라인을 통하여 메모리 셀에 센스 전류를 통과하게 하고 하나 또는 두 자기 벡터가 스위칭될 때 저항(GMR 비)의 차이를 감지함으로써 읽을 수 있다.
GMR형 셀의 한계는 자기 벡터를 스위칭하는 데 필요한 자기장이 상당히 높다는 것인데 이는 상당히 높은 스위칭 전류가 필요하다는 것을 의미한다. 이러한 전류 또는 자기장의 증가는 특히 큰 메모리 어레이에서 실질적인 동작 전력을 야기한다. GMR 셀의 크기가 작아져 고밀도로 집적됨에 따라 스위칭 자기장이 증가할 필요가 있다. 이러한 상황에서는 워드 라인 및/또는 디지털 라인의 전류 밀도가 구리 배선(Cu metallization)의 경우에서조차도 너무 높아질 수 있을 것으로 예측된다.
이러한 장치의 쓰기 마진을 늘리고 전류 밀도 조건을 줄이는 한 방법이 논문 "Experimental and Analytical Properties of 0.2 Micron Wide, Multi-layer, GMR, 메모리 소자"(Pohm et al., IEEE Transactions on Magnetics, Volume 32, No. 5, September 1996)의 도 5에 도시되어 있다. 이 논문의 도 5에는 메모리 셀의 주축에 대하여 각도를 이루면서 메모리 셀을 횡단하며 삼각형 패턴을 가지는 디지털 라인이 나타나 있다. 도 3을 참고하면, 이러한 배열이 자기장(Hdl)(70)을 생성하며, Hdl(70)은 두 성분, 즉 메모리 셀의 종축 성분과 메모리 셀의 주축 성분을 포함한다. 이것을 워드 라인의 자기장(Hwl)(48)과 합성하면, 합성 자기 벡터(72)는 도시한 것처럼 곡선(56)을 지나쳐 뻗을 것이며, 이는 도 1에 도시한 MRAM 구조에 비하여 쓰기 마진(74)과 쓰기 선택성을 증가시킬 것이다.
앞의 논문의 한계는 디지털 라인의 삼각형 패턴으로 인하여 적어도 거의 직선인 평행 디지털 라인 및 워드 라인을 사용하는 메모리에 비하여 메모리의 집적 밀도가 매우 감소할 것이라는 점이다. 앞의 논문의 도 5에 도시한 바와 같이, 디지털 라인 사이의 최소 간격은 0.25 μm로 나타나 있는데, 이는 사용되는 공정의 특정 설계 규칙(design rule)에 의하여 결정되는 것으로 추정되는 수치이다. 디지털 라인이 메모리 셀을 30°로 가로지른다고 하면, 디지털 라인 사이의 y 방향에서의 유효 간격은 0.29 μm (0.25μm/cos30°)이며 이는 집적 밀도가 16 % 감소한다는 것을 뜻한다.
앞의 논문의 다른 한계는, 도 5에 나타난 디지털 라인 구조가 메모리 셀의 주축 방향의 한정된 자기장 성분만을 생성한다는 점이다. 일부 MRAM 제품에서, 메모리 셀의 주축 아래쪽 방향을 향하는 자기장 성분을 최대화하는 것이 바람직하다. 따라서 바람직한 것은, 메모리의 집적 밀도를 크게 감소시키지 않고 쓰기 마진과 쓰기 선택성을 높이는 MRAM 구조이다. 바람직한 것은 또한 메모리 셀의 주축 방향 자기장 성분을 극대화하는 MRAM 구조이다.
본 발명은 불휘발성 메모리에 관한 것으로, 특히 하나 이상의 워드 라인과 하나 이상의 디지털 라인을 사용하여 각 메모리 비트를 선택하고 쓰는 GMR(Giant Magneto Resistive) 메모리에 관한 것이다.
도 1은 종래의 MRAM 구조를 개략적으로 보여주는 도면이다.
도 2는 MRAM 메모리 장치의 일반적인 쓰기 마진 곡선을 보여주는 그래프이다.
도 3은 본 발명에 따른 MRAM 구조의 첫 번째 예를 개략적으로 보여주는 도면이다.
도 4는 본 발명에 따른 MRAM 구조의 다른 예를 개략적으로 보여주는 도면이다.
도 5는 본 발명에 따른 MRAM 구조의 또 다른 예를 개략적으로 보여주는 도면이다.
본 발명은 메모리의 집적 밀도를 크게 감소시키지 않고 쓰기 마진과 쓰기 선택성을 높이는 MRAM 구조를 제공함으로써 종래 기술과 관련된 많은 문제점들을 극복한다. 본 발명은 메모리 셀의 주축 방향 자기장 성분을 극대화하는 MRAM 구조를 제공한다.
본 발명의 첫 번째 실시예에 따르면, 긴 워드 라인과 긴 디지털 라인의 교점에 위치한 긴 자기-저항 비트를 포함하는 자기-저항 기억 소자를 제공한다. 긴 디지털 라인은 실질적으로 직선형이고 긴 워드 라인에 대하여 실질적으로 수직이다. 그러나 종래 기술과 대비할 때, 긴 자기-저항 비트의 축이 긴 디지털 라인의 축 및 긴 워드 라인의 축에 대하여 어긋나 있어 긴 디지털 라인의 축과 평행하지도 않고 긴 워드 라인의 축과 수직을 이루지도 않는다.
앞에서 언급한 긴 자기-저항 비트는 유사한 긴 자기-저항 비트 어레이의 형태로 구비되어 자기-저항(MRAM) 메모리를 이루는 것이 바람직하다. 자기-저항 어레이는 복수의 행과 열로 배열되는 것이 바람직하다. 복수의 긴 워드 라인이 구비되어 있는데, 이들은 실질적으로 서로 평행하게 뻗어 있으며 대응하는 열의 자기-저항 비트 부근만을 지난다. 또한, 복수의 긴 디지털 라인이 구비되어 있는데, 이들은 실질적으로 서로 평행하게 뻗어 있으며 대응하는 행의 자기-저항 비트 부근만을 지난다. 자기-저항 비트 행 각각의 자기-저항 비트는 끈의 형태로 전기적으로 연결되어 해당하는 센스 라인을 이루는 것이 바람직하다.
긴 자기-저항 비트 각각의 주축은 긴 디지털 라인의 축 및 긴 워드 라인의 축에 대하여 어긋나 있어 긴 디지털 라인의 축과 평행하지도 않고 긴 워드 라인의축과 수직을 이루지도 않는다. 자기-저항 비트의 주축이 디지털 라인의 축과 어긋나 있으므로, 자기-저항 비트에서 디지털 라인 전류가 생성한 자기장(Hdl)은 자기-저항 비트의 주축 방향 성분을 가지고 있다. 앞에서 언급한 바와 같이, 이는 메모리의 쓰기 마진과 쓰기 선택성을 증가하는 데 도움을 줄 것이다.
본 발명의 다른 실시예에 따르면, 자기-저항 비트와 디지털 라인의 상대적인 방위가 전술한 바와 같다. 그러나, 이 실시예에서 워드 라인의 축은 디지털 라인의 축과 수직을 이루지 않는다. 그보다는 워드 라인의 축이 자기-저항 비트의 주축과 실질적으로 수직을 이룬다. 앞의 실시예에서처럼, 그리고 자기-저항 비트의 주축이 디지털 라인의 축에 대하여 어긋나 있기 때문에, 자기-저항 비트에서 디지털 라인 전류가 생성한 자기장(Hdl)은 자기-저항 비트의 주축 방향 성분을 가지고 있다. 앞에서 설명한 바와 같이, 이는 쓰기 마진과 쓰기 선택성을 증가하는 데 도움을 줄 것이다.
그러나 앞의 실시예와는 달리, 워드 라인의 축은 자기-저항 비트의 주축과 실질적으로 수직을 이룬다. 이는 워드 라인 전류가 생성한 전체 자기장(Hwl)이 자기-저항 비트의 주축과 정렬되게 하며, 나아가 쓰기 마진과 쓰기 선택성을 증가시킬 것이다.
본 발명의 다른 실시예에 따르면, 메모리 셀의 주축 방향의 자기장 성분을 최대화하는 MRAM 메모리가 제공된다. 이는 전체 쓰기 마진과 쓰기 선택성을 증가시키는 데 도움을 줄 것이지만, 쓰기 라인 및/또는 디지털 라인 요건을 감소시킬 것이다. 이 실시예에서는, 둘 이상의 긴 자기-저항 비트가 구비되어 있으며, 각자기-저항 비트는 그 부근을 지나는 긴 워드 라인과 긴 디지털 라인을 가지고 있다.
긴 자기-저항 비트 각각의 축은 대응하는 긴 워드 라인의 축에 실질적으로 수직인 것이 바람직하다. 이는 워드 라인 전류가 생성한 전체 자기장(Hwl)이 자기-저항 비트의 주축과 정렬되게 한다. 그러나 또한 긴 디지털 라인 각각의 축은 적어도 자기-저항 비트의 영역 내에서 긴 워드 라인의 축과 실질적으로 평행하게 뻗어 있다. 이는 예를 들어 지그재그 모양의 디지털 라인에 의하여 형성된다.
이러한 구조에서 그리고 긴 디지털 라인이 긴 워드 라인의 축과 실질적으로 평행하게 뻗어 있(고 긴 자기-저항 비트의 주축과 수직을 이루)기 때문에, 디지털 라인 전류가 생성한 자기장(Hdl)은 자기-저항 비트의 주축에 실질적으로 정렬될 수 있다. 일부 제품에서 이는 전체 쓰기 마진과 쓰기 선택성을 매우 개선할 것이지만, 쓰기 라인 및/또는 디지털 라인 전류 요건을 감소시킬 것이다. 필요한 경우, 센스 라인 전류가 생성한 자기장(Hsl)이 자기-저항 비트의 자기장 벡터를 초기에 회전시키는 측면 토크를 제공하는 데 사용될 수 있다.
본 발명의 다른 목적과 이점은 첨부한 도면과 관련한 다음의 상세한 설명을 참고함으로써 더욱 잘 이해되고 평가될 것이다. 도면 전체에 걸쳐 동일한 부분에는 동일한 도면 부호를 붙였다.
도 3은 본 발명에 따른 MRAM 구조의 제1 예를 간략하게 도시한 것이다. 이 실시예에서, 긴 자기-저항 비트(elongated magneto-resistive bit)(100a, 100b, 100c, 100d, 100e, 102a, 102b, 102c, 102d, 102e) 어레이(array)가 구비되어 있다. 자기-저항 비트 어레이는 복수의 열(104a, 104b, 104c, 104d, 104e)과 복수의 행(106a, 106b)을 포함한다. 간결하게 하기 위하여 전형적인 MRAM 어레이의 일부만을 도시하였다.
또한 평행하게 뻗은 복수의 워드 라인(word line)(108a, 108b, 108c, 108d, 108e)이 자기-저항 비트 어레이의 각 열 가까이에 구비되어 있다. 예를 들면, 워드 라인(108a)은 자기-저항 비트(100a, 102a) 근처를 지나가고, 워드 라인(108b)은 자기-저항 비트(100b, 102b) 부근을 지나가고, 워드 라인(108c)은 자기-저항 비트(100c, 102c) 근처를 지나가고, 워드 라인(108d)은 자기-저항 비트(100d, 102d) 부근을 지나가며, 워드 라인(108e)은 자기-저항 비트(100e, 102e) 근처를 지나간다. 워드 라인(108a, 108b, 108c, 108d, 108e)은 해당 자기-저항 비트의 위 또는 아래로 지나가도록 하게 할 수 있다.
복수의 평행 디지털 라인(digital line)(110a, 110b)이 자기-저항 비트 어레이의 각 행에 가까이 구비되어 있다. 각 디지털 라인은 해당 자기-저항 비트 행에 대응하며 해당 행에 있는 자기-저항 비트에만 인접하게 뻗어 있다. 예를 들면, 디지털 라인(110a)은 자기-저항 비트(100a, 100b, 100c, 100d, 100e) 부근을 지나가며, 디지털 라인(110b)은 자기-저항 비트(102a, 102b, 102c, 102d, 102e) 근처를 지나간다. 디지털 라인(110a, 110b)은 해당 자기-저항 비트의 위 또는 아래로 지나가도록 하게 할 수 있다. 이러한 구조에서, 각 자기-저항 비트는 하나의 워드 라인과 하나의 디지털 라인의 교점에 구비되어 있다.
각 디지털 라인(110a, 110b)은 거의 직선형이며 다른 디지털 라인과 평행한 것이 바람직하다. 이와 마찬가지로, 각 워드 라인(108a, 108b, 108c, 108d, 108e)은 거의 직선형이며 다른 워드 라인과 평행한 것이 바람직하다. 이렇게 하면 메모리의 적정 집적 밀도를 얻을 수 있다.
자기-저항 비트 행 각각의 자기-저항 비트는 끈(string) 형태로 연결되어 대응하는 센스 라인(sense line)을 이루는 것이 바람직하다. 예를 들면, 자기-저항 비트(100a, 100b, 100c, 100d, 100e)는 끈 형태로 전기적으로 연결되어 센스 라인(120a)을 이루는 것으로 도시되어 있다. 마찬가지로, 자기-저항 비트(102a, 102b, 102c, 102d, 102e)는 끈 형태로 전기적으로 연결되어 센스 라인(120b)을 이루는 것으로 나타나 있다. 바람직한 실시예에서, 이 센스 라인들은 비자성조각(non-magnetic segment)(127) 따위의 비자성 조각을 사용하여 각 자기-저항 비트를 이웃하는 자기-저항 비트에 전기적으로 연결함으로써 이루어진다.
메모리는 또한 복수의 전류 생성기(current generator)와 제어 블록(control block)을 포함한다. 각 센스 라인(120a, 120b)은 해당하는 센스 전류 생성 회로(130a, 130b)를 가지고 있다. 이와 마찬가지로, 각 디지털 라인(110a, 110b)은 해당하는 디지털 라인 전류 생성 회로(132a, 132b)를 가지고 있다. 마지막으로, 각 워드 라인(108a, 108b, 108c, 108d, 108e)은 대응하는 워드 라인 전류 생성 회로(134a, 134b, 134c, 134d, 134e)를 각각 가지고 있다.
센스 전류 생성 회로(130a, 130b) 각각은 해당하는 센스 라인에 센스 전류를 선택적으로 공급한다. 각 워드 라인 전류 생성 회로(134a, 134b, 134c, 134d, 134e)는 해당 워드 라인에 워드 라인 전류를 선택적으로 공급한다. 각 디지털 라인 전류 생성 회로(132a, 132b)는 해당 디지털 라인에 디지털 라인 전류를 선택적으로 공급한다.
워드 라인 전류 생성 회로(134a, 134b, 134c, 134d, 134e) 및 때로는 디지털 라인 전류 생성 회로(132a, 132b)가 공급한 전류의 극성(polarity)은 선택된 자기-저항 비트에 쓰여질 상태를 결정한다. 예를 들면, 자기-저항 비트(102a)에 제1 상태를 쓰려면, 워드 라인 전류 생성기(134a)가 위쪽 방향으로 전류를 공급할 것이고, 디지털 라인 전류 생성 회로(132b)가 오른쪽으로 전류를 공급할 것이다. 이와 대조적으로, 자기-저항 비트(102a)에 제2 상태를 쓰려면, 워드 라인 전류 생성기(134a)가 아래 방향으로 전류를 공급할 것이고, 디지털 라인 전류 생성회로(132b)가 왼쪽으로 전류를 공급할 것이다.
제어기(140)는 센스 전류 생성 회로(130a, 130b), 디지털 전류 생성 회로(132a, 132b) 및 워드 라인 전류 생성 회로(134a, 134b, 134c, 134d, 134e)를 제어한다. 한 예에서는, 제어기(140)가 해당 디지털 라인 전류 생성 회로(132a, 132b)로 하여금 선택된 자기-저항 비트를 포함하는 행 부근을 지나는 디지털 라인에 디지털 라인 전류를 공급하게 함으로써 선택된 자기-저항 비트에 쓰기를 시작한다. 제어기는 또한 해당 워드 라인 전류 생성 회로(134a, 134b, 134c, 134d, 134e)로 하여금 선택된 자기-저항 비트를 포함하는 열 부근을 지나는 워드 라인에 워드 라인 전류를 공급하게 한다. 일부 실시예에서, 제어기(140)는 또한 해당 센스 라인 전류 생성 회로(130a, 130b)로 하여금 선택된 자기-저항 비트를 포함하는 센스 라인에 센스 라인 전류를 공급하게 할 것이다. 제어기는 선택된 자기-저항 비트에 대응하는 특정한 디지털 라인, 워드 라인 및 센스 라인을 고유하게 특정하는 주소(address)를 수용하고(accept) 디코딩(decoding)하는 것이 바람직하다.
자기-저항 비트 각각은 그 길이 방향의 주축(major axis)과 그 폭 방향의 종축(minor axis)을 가지고 있는 것이 바람직하다. 긴 자기-저항 비트 각각의 주축은 다른 긴 자기-저항 비트 모두의 주축에 평행한 것이 바람직하다. 도 3에 도시한 실시예에서, 긴 자기-저항 비트의 주축은 긴 디지털 라인의 축 및 긴 워드 라인의 축에 대하여 어긋나 있어, 긴 디지털 라인의 축과 평행하지도 않고 긴 워드 라인의 축과 수직을 이루지도 않는다. 예를 들면, 자기-저항 비트(100a)의 주축(122)은 긴 디지털 라인(110a)의 축과 평행하지도 않고 긴 워드 라인(108a)의축과 수직을 이루지도 않는다. 자기-저항 비트의 주축이 디지털 라인의 축과 어긋나 있으므로, 자기-저항 비트에서 디지털 라인 전류가 생성한 자기장(Hdl)은 자기-저항 비트의 주축 방향 성분을 가지고 있다. 예를 들어 자기-저항 비트(102a)를 참고하면, 디지털 라인 전류(126)가 생성한 자기장(Hdl)(124)은 자기-저항 비트(102a)의 주축 방향 성분을 가지고 있다. 앞에서 도 2를 참고로 언급한 바와 같이, 이는 메모리의 쓰기 마진과 쓰기 선택성을 증가하는 데 도움을 줄 것이다.
도 4는 본 발명에 따른 MRAM 구조의 다른 예를 개략적으로 도시한 도면이다. 이 실시예에서, 자기-저항 비트의 디지털 라인에 대한 상대적인 방위는 도 3을 참고로 하여 앞에서 설명한 바와 동일하다. 그러나, 이 실시예에서, 워드 라인(150a, 150b, 150c, 150d, 150e)의 축은 디지털 라인(154)의 축과 수직을 이루지 않는다. 그보다는 워드 라인(150a, 150b, 150c, 150d, 150e)의 축이 자기-저항 비트(152a, 152b, 152c, 152d, 152e)의 주축과 거의 수직을 이룬다. 앞의 실시예에서처럼, 그리고 자기-저항 비트의 주축이 디지털 라인(154)의 축에 대하여 어긋나 있기 때문에, 자기-저항 비트에서 디지털 라인 전류가 생성한 자기장(Hdl)(156)은 자기-저항 비트의 주축 방향 성분을 가지고 있다. 앞에서 설명한 바와 같이, 이는 쓰기 마진과 쓰기 선택성을 증가하는 데 도움을 줄 것이다.
그러나 앞의 실시예와는 달리, 워드 라인(150a, 150b, 150c, 150d, 150e)의 축은 자기-저항 비트(152a, 152b, 152c, 152d, 152e)의 주축과 거의 수직을 이룬다. 이는 워드 라인 전류가 생성한 전체 자기장(Hwl)(158)이 자기-저항 비트의 주축과 정렬되게 하며, 나아가 쓰기 마진과 쓰기 선택성을 증가시킬 것이다.
도 5는 본 발명에 따른 MRAM 구조의 다른 예를 개략적으로 도시한 도면이다. 이 실시예는 메모리 셀 주축 방향의 자기장 성분을 최대화한다. 이는 전체 쓰기 마진과 쓰기 선택성을 증가시키는 데 도움을 줄 것이지만, 쓰기 라인 및/또는 디지털 라인 전류 요건을 감소시킬 것이다.
도 3에 도시한 예에서처럼, 긴 자기-저항 비트(160a, 160b, 160c, 160d, 160e) 각각의 축은 해당하는 긴 워드 라인(162a, 162b, 162c, 162d, 162e)의 축과 거의 수직을 이루는 것이 바람직하다. 전술한 것처럼, 이는 워드 라인 전류가 생성한 전체 자기장(Hwl)(164)이 자기-저항 비트의 주축과 정렬되게 한다. 그러나 또한 긴 디지털 라인(166) 각각의 축은 적어도 자기-저항 비트(160a, 160b, 160c, 160d, 160e)의 영역 내에서 긴 워드 라인의 축과 거의 평행하게 뻗어 있다. 이는 예를 들어 지그재그 모양의 디지털 라인(166)에 의하여 형성된다.
지그재그형 디지털 라인과 관련하여, 디지털 라인(166)은 자기-저항 비트(160a, 160b, 160c, 160d, 160e) 부근을 각각 지나는 복수의 수직 조각(172a, 172b, 172c, 172d, 172e)을 포함한다. 디지털 라인(166)은 또한 자기-저항 비트(160a, 160b, 160c, 160d) 사이에서 수직 조각들을 서로 연결하는 복수의 수평 조각(170a, 170b, 170c, 170d)들을 포함한다. 이러한 구조에서 그리고 긴 디지털 라인(166)이 긴 워드 라인(162a, 162b, 162c, 162d, 162e)의 축과 실질적으로 평행하게 뻗어 있고 긴 자기-저항 비트(160a, 160b, 160c, 160d, 160e)의 주축과 수직을 이루기 때문에, 디지털 라인 전류가 생성한 자기장(Hdl)(180)은 자기-저항 비트(160a, 160b, 160c, 160d, 160e)의 주축에 실질적으로 정렬된다. 일부 제품에서 이는 전체 쓰기 마진과 쓰기 선택성을 매우 개선할 것이지만, 쓰기 라인 및/또는 디지털 라인 전류 요건을 감소시킬 것이다. 필요한 경우, 센스 라인 전류(184)가 생성한 자기장(Hsl)(182)이 자기-저항 비트(160a, 160b, 160c, 160d, 160e)의 자기장 벡터를 초기에 회전시키는 측면 토크를 제공하는 데 사용될 수 있다.
디지털 라인 전류가 생성한 자기장(Hdl)(180)과 워드 라인 전류가 생성한 자기장(Hwl)(164)을 정렬시키기 위해서, 워드 라인 전류의 극성이 디지털 라인 전류와 동일한 방향으로 제공되어야 한다는 점을 알아두어야 한다. 따라서 도 5를 참고하면, 이웃한 워드 라인에 공급된 워드 라인 전류는 반대 극성이어야 한다. 그러므로 워드 라인 전류(190)는 워드 라인(162a)을 통하여 아래 방향으로 디지털 라인 전류(192)와 동일한 방향으로 흘러야 한다. 인접한 워드 라인(162b)에 대하여, 워드 라인 전류(194)는 워드 라인(162b)을 통하여 위 방향으로 디지털 라인 전류(196)와 동일한 방향으로 흘러야 한다. 나머지 워드 라인 전류(200, 202, 204)는 동일한 방법으로 공급된다. 이는 적어도 자기-저항 비트의 영역 내에서 동일한 방향인 워드 라인 자기장[즉, Hwl(164)]과 디지털 라인 자기장[즉, Hdl(180)]을 생성한다.
본 발명의 바람직한 실시예에서 설명한 바와 같이, 당업자라면 여기에서 발견한 내용들이 첨부한 청구범위 내의 들어갈 다른 실시예에도 적용될 수 있음을 금방 알 수 있을 것이다.

Claims (20)

  1. 길이 방향의 축을 가지고 있는 긴 자기-저항 비트,
    상기 자기-저항 비트에 이웃하여 뻗어 있으며 길이 방향의 축을 가지고 있는 긴 워드 라인, 그리고
    상기 자기-저항 비트에 이웃하여 뻗어 있으며 길이 방향의 축을 가지고 있는 긴 디지털 라인
    을 포함하며,
    상기 긴 디지털 라인의 축은 상기 긴 워드 라인의 축과 실질적으로 수직하고,
    상기 긴 자기-저항 비트의 축은 상기 긴 디지털 라인의 축 및 상기 긴 워드 라인의 축에 대하여 어긋나 있어 상기 자기-저항 비트의 축이 상기 긴 디지털 라인의 축과는 평행하지 않고 상기 긴 워드 라인의 축과는 수직을 이루지 않는
    자기-저항 기억 소자.
  2. 제1항에서,
    상기 자기-저항 비트의 축 방향을 따라 센스 전류를 선택적으로 공급하는 센스 전류 생성 수단,
    상기 자기-저항 비트의 축 방향을 따라 워드 라인 전류를 선택적으로 공급하는 워드 라인 전류 생성 수단,
    상기 자기-저항 비트의 축 방향을 따라 디지털 라인 전류를 선택적으로 공급하는 디지털 라인 전류 생성 수단, 그리고
    상기 센스 전류 생성 수단, 상기 워드 라인 전류 생성 수단 및 상기 디지털 라인 전류 생성 수단을 제어하는 제어기
    를 더 포함하는 자기-저항 기억 소자.
  3. 제2항에서,
    상기 센스 전류 생성 수단은 상기 자기-저항 비트의 적어도 한쪽 끝에 전기적으로 연결되어 있는 자기-저항 기억 소자.
  4. 행과 열로 배열되어 있으며, 길이 방향의 축을 각각 가지고 있는 긴 자기-저항 비트 어레이,
    실질적으로 서로 평행하게 뻗어 있으며, 각각 대응하는 열의 상기 자기-저항 비트에 이웃하여 뻗어 있으며 길이 방향의 축을 가지고 있는 복수의 긴 워드 라인, 그리고
    실질적으로 서로 평행하게 뻗어 있으며, 각각 대응하는 행의 상기 자기-저항 비트에 이웃하여 뻗어 있으며 길이 방향의 축을 가지고 있는 복수의 긴 디지털 라인
    을 포함하며,
    상기 긴 자기-저항 비트 각각의 축은 상기 긴 디지털 라인의 축 및 상기 긴워드 라인의 축에 대하여 어긋나 있어 상기 각 자기-저항 비트의 축이 상기 긴 디지털 라인의 축과는 평행하지 않고 상기 긴 워드 라인의 축과는 수직을 이루지 않는
    자기-저항 메모리.
  5. 제4항에서,
    상기 자기-저항 비트의 축은 실질적으로 서로 평행한 자기-저항 메모리.
  6. 제5항에서,
    상기 각 자기-저항 비트 행의 상기 자기-저항 비트는 끈(string)의 형태로 전기적으로 연결되어 해당하는 센스 라인을 이루는 자기-저항 메모리.
  7. 제6항에서,
    상기 센스 라인 중 선택된 하나에 센스 전류를 선택적으로 공급하는 센스 전류 생성 수단,
    상기 워드 라인 중 선택된 하나에 워드 라인 전류를 선택적으로 공급하는 워드 라인 전류 생성 수단,
    상기 디지털 라인 중 선택된 하나에 디지털 라인 전류를 선택적으로 공급하는 디지털 라인 전류 생성 수단, 그리고
    상기 센스 전류 생성 수단, 상기 워드 라인 전류 생성 수단 및 상기 디지털라인 전류 생성 수단을 제어하는 제어기
    를 더 포함하는 자기-저항 메모리.
  8. 제7항에서,
    상기 제어기는 상기 자기-저항 비트 어레이의 선택된 자기-저항 비트에 쓰기를 시작하는 수단을 가지고 있으며,
    상기 쓰기 시작 수단은,
    상기 센스 전류 생성 수단이 상기 선택된 자기-저항 비트를 포함하는 상기 센스 라인에 센스 전류를 공급하도록 하는 수단,
    상기 디지털 라인 전류 생성 수단이 상기 선택된 자기-저항 비트를 포함하는 행에 이웃하여 뻗어 있는 상기 디지털 라인에 디지털 라인 전류를 공급하게 하는 수단, 그리고
    상기 워드 라인 전류 생성 수단이 상기 선택된 자기-저항 비트를 포함하는 열에 이웃하여 뻗어 있는 상기 워드 라인에 워드 라인 전류를 공급하게 하는 수단
    을 포함하는
    자기-저항 메모리.
  9. 길이 방향의 축을 각각 가지고 있는 둘 이상의 긴 자기-저항 비트,
    실질적으로 서로 평행하게 뻗어 있으며, 각각 상기 자기-저항 비트 중 대응하는 자기-저항 비트에 이웃하여 뻗어 있고 길이 방향의 축을 가지고 있는 둘 이상의 긴 워드 라인, 그리고
    상기 각 자기-저항 비트에 이웃하여 뻗어 있으며 소정 축을 따라서 뻗어 있는 긴 디지털 라인
    을 포함하며,
    상기 긴 디지털 라인의 축은 상기 긴 워드 라인의 축에 대하여 어긋나 있어 상기 긴 디지털 라인의 축이 상기 긴 워드 라인의 축과 수직을 이루지 않으며,
    상기 긴 자기-저항 비트 각각의 축은 상기 대응하는 긴 워드 라인의 축과 실질적으로 수직한
    자기-저항 메모리.
  10. 제9항에서,
    상기 자기-저항 비트는 끈의 형태로 전기적으로 연결되어 센스 라인을 이루는 자기-저항 메모리.
  11. 제10항에서,
    상기 자기-저항 비트에 상기 센스 라인을 통하여 센스 전류를 선택적으로 공급하는 센스 전류 생성 수단,
    선택된 워드 라인에 워드 라인 전류를 선택적으로 공급하는 워드 라인 전류 생성 수단,
    상기 디지털 라인에 디지털 라인 전류를 선택적으로 공급하는 디지털 라인전류 생성 수단, 그리고
    상기 센스 전류 생성 수단, 상기 워드 라인 전류 생성 수단 및 상기 디지털 라인 전류 생성 수단을 제어하는 제어기
    를 더 포함하는 자기-저항 메모리.
  12. 제11항에서,
    상기 제어기는 선택된 자기-저항 비트에 쓰기를 시작하는 수단을 가지고 있으며,
    상기 쓰기 시작 수단은,
    상기 센스 전류 생성 수단이 상기 센스 라인에 센스 전류를 공급하도록 하는 수단,
    상기 디지털 라인 전류 생성 수단이 상기 디지털 라인에 디지털 라인 전류를 공급하게 하는 수단, 그리고
    상기 워드 라인 전류 생성 수단이 상기 선택된 자기-저항 비트에 이웃하여 뻗어 있는 상기 워드 라인에 워드 라인 전류를 공급하게 하는 수단
    을 포함하는
    자기-저항 메모리.
  13. 길이 방향의 축을 각각 가지고 있는 둘 이상의 긴 자기-저항 비트,
    각각 상기 자기-저항 비트 중 대응하는 자기-저항 비트에 이웃하여 뻗어 있으며 길이 방향의 축을 가지고 있는 둘 이상의 긴 워드 라인, 그리고
    상기 둘 이상의 자기-저항 비트 각각에 이웃하여 뻗어 있는 긴 디지털 라인
    을 포함하며,
    상기 긴 자기-저항 비트 각각의 축은 상기 대응하는 긴 워드 라인의 축과 실질적으로 수직을 이루고 있으며,
    상기 긴 디지털 라인은 적어도 상기 자기-저항 비트 각각의 영역 내에서 상기 긴 워드 라인 각각의 축과 실질적으로 평행하게 뻗어 있는
    자기-저항 메모리.
  14. 제13항에서,
    상기 긴 디지털 라인은 상기 각 자기-저항 비트 사이의 영역에서 상기 긴 워드 라인 각각의 축과 실질적으로 수직한 자기-저항 메모리.
  15. 제13항에서,
    상기 긴 디지털 라인은 제1 방향으로부터 제1 자기-저항 비트에 근접해 있고 제2 방향으로부터 제2 자기-저항 비트에 근접해 있는 자기-저항 메모리.
  16. 제15항에서,
    상기 제1 자기-저항 비트와 상기 제2 자기-저항 비트는 물리적으로 서로 이웃한 자기-저항 메모리.
  17. 제16항에서,
    상기 긴 디지털 라인은 지그재그 패턴을 이루는 자기-저항 메모리.
  18. 제13항에서,
    상기 자기-저항 비트는 끈 형태로 전기적으로 연결되어 센스 라인을 이루는 자기-저항 메모리.
  19. 제18항에서,
    상기 자기-저항 비트에 상기 센스 라인을 통하여 센스 전류를 선택적으로 공급하는 센스 전류 생성 수단,
    선택된 워드 라인에 워드 라인 전류를 선택적으로 공급하는 워드 라인 전류 생성 수단,
    상기 디지털 라인에 디지털 라인 전류를 선택적으로 공급하는 디지털 라인 전류 생성 수단, 그리고
    상기 센스 전류 생성 수단, 상기 워드 라인 전류 생성 수단 및 상기 디지털 라인 전류 생성 수단을 제어하는 제어기
    를 더 포함하는 자기-저항 메모리.
  20. 제19항에서,
    상기 제어기는 선택된 자기-저항 비트에 쓰기를 시작하는 수단을 가지고 있으며,
    상기 쓰기 시작 수단은,
    상기 센스 전류 생성 수단이 상기 센스 라인에 센스 전류를 공급하도록 하는 수단,
    상기 디지털 라인 전류 생성 수단이 상기 디지털 라인에 디지털 라인 전류를 공급하게 하는 수단, 그리고
    상기 워드 라인 전류 생성 수단이 상기 선택된 자기-저항 비트에 이웃하여 뻗어 있는 상기 워드 라인에 워드 라인 전류를 공급하게 하는 수단
    을 포함하는
    자기-저항 메모리.
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