KR20030041107A - 케이블 텔레비전 디지털 반환 경로에서 비동기 신호샘플을 합산하기 위한 방법 및 장치 - Google Patents
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- 238000000034 method Methods 0.000 title claims abstract description 54
- 239000000872 buffer Substances 0.000 claims abstract description 115
- 230000001360 synchronised effect Effects 0.000 claims abstract description 23
- 230000007423 decrease Effects 0.000 claims description 5
- 230000003111 delayed effect Effects 0.000 claims 10
- 230000001934 delay Effects 0.000 claims 4
- 230000004044 response Effects 0.000 claims 3
- 230000003247 decreasing effect Effects 0.000 claims 1
- 230000005540 biological transmission Effects 0.000 description 5
- 238000012937 correction Methods 0.000 description 5
- 238000005070 sampling Methods 0.000 description 5
- 230000006870 function Effects 0.000 description 4
- 238000012544 monitoring process Methods 0.000 description 3
- 238000012545 processing Methods 0.000 description 3
- 238000013459 approach Methods 0.000 description 2
- 230000015556 catabolic process Effects 0.000 description 2
- 238000006731 degradation reaction Methods 0.000 description 2
- 238000010586 diagram Methods 0.000 description 2
- 238000012986 modification Methods 0.000 description 2
- 230000004048 modification Effects 0.000 description 2
- 238000004458 analytical method Methods 0.000 description 1
- 238000003491 array Methods 0.000 description 1
- 238000004891 communication Methods 0.000 description 1
- 239000013078 crystal Substances 0.000 description 1
- 238000013461 design Methods 0.000 description 1
- 230000007613 environmental effect Effects 0.000 description 1
- 239000000835 fiber Substances 0.000 description 1
- 238000001914 filtration Methods 0.000 description 1
- 238000009434 installation Methods 0.000 description 1
- 238000012423 maintenance Methods 0.000 description 1
- 230000003287 optical effect Effects 0.000 description 1
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-
- H—ELECTRICITY
- H04—ELECTRIC COMMUNICATION TECHNIQUE
- H04N—PICTORIAL COMMUNICATION, e.g. TELEVISION
- H04N7/00—Television systems
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- H04J—MULTIPLEX COMMUNICATION
- H04J3/00—Time-division multiplex systems
- H04J3/02—Details
- H04J3/06—Synchronising arrangements
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- H04J3/00—Time-division multiplex systems
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- H04N—PICTORIAL COMMUNICATION, e.g. TELEVISION
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- H04N7/16—Analogue secrecy systems; Analogue subscription systems
- H04N7/173—Analogue secrecy systems; Analogue subscription systems with two-way working, e.g. subscriber sending a programme selection signal
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Abstract
서로 다른 클록을 갖는 다중 데이터스트림을 디지털화하기 위한 방법 및 장치는 클록 드리프트(clock drift)로 인한 에러를 확산하며, 이러한 에러는 매우 작은 양으로 많은 클록 주기에 걸쳐서 확산된다. 두 개의 데이터스트림을 결합하기 위해, 다운스트림 동기화 버퍼에서 밸런스를 유지하기 위해, 방법은 두 개의 데이터스트림 중 하나의 데이터스트림 내에 있는 샘플 사이에 하나 이상의 샘플을 보간하고 그런 다음에 두 개의 데이터스트림 중 상기 하나의 데이터스트림 내의 샘플 수를 조정한다. 이러한 동작은 두 개의 데이터스트림을 결합하기 이전에 발생한다. 상기 조정은 보간된 샘플에 샘플을 추가하고 보간된 샘플로부터 샘플을 데시메이팅(decimating)함으로써 수행될 수 있다. 주파수 오프셋된 클록을 갖는 두 개의 비동기 데이터스트림을 결합하기 위해, 첫째, 상기 제 1 데이터스트림과 관련된 제 1 클록을 사용하여 제 1 버퍼로 입력시 및 제 1 버퍼로부터 출력시 제 1 데이터스트림은 동기화된다. 둘째, 제 2 데이터스트림과 관련된 제 2 클록을 사용하여 제 2 버퍼로 입력시 제 2 데이터스트림은 동기화되며, 제 1 클록을 사용하여 제 2 버퍼로부터 출력시 제 2 데이터스트림을 동기화한다. 셋째, 제 2 버퍼의 오버플로우(overflow) 또는 언더플로우(underflow)에 기초하여 제 2 버퍼로 입력시 제 2 데이터스트림을 동기화하기 이전에 샘플이 제 2 데이터스트림 내의 샘플에 보간되거나 제 2 데이터스트림 내의 샘플로부터 데시메이팅된다. 마지막으로, 제 1 및 제 2 버퍼의 출력은 결합된다.
Description
아날로그/디지털 변환기(A/D)의 진보는 HFC(Hybrid Fiber-Coax) 케이블 시스템에서의 디지털화된 아날로그 RF 반환 경로 송신이 아날로그 송신에 대한 매력적인 대안이 되게 하였으며, 이는 디지털 송신이 고가의 선형 송신 레이저에 대한 필요를 줄이기 때문이다. 게다가, 필드 프로그램 가능 게이트 어레이(FPGA)로 알려진 재구성 가능한 디지털 하드웨어 디바이스에서 구현되는 현대의 디지털 신호 처리(DSP) 기술은 이전에는 RF 디바이스에 속해 있던 처리 작업을 수행할 수 있다. 이러한 기능의 예는, 특히 신호 가산, 필터링, 채널화(channelizing) 및 복조를 포함한다. 아날로그 신호 처리 기능이 디지털 대응기능(counterpart)을 가지는 반면,디지털 방법은 아날로그 대응기능을 갖지 않는 트레이드오프(tradeoff) 및 추가적인 융통성을 야기한다. 간단한 예로 디지털 워드 길이(예컨대, 비트/샘플 수) 및 샘플 율이 있을 수 있다.
HFC 시스템의 디지털 반환 경로에 특유한 한가지 주요한 문제가 있다. 이러한 시스템에서, RF 반환 경로는 노드에서 디지털화되어 그런 다음 허브(Hub) 및/또는 전파중계소(Head-end)로 디지털 방식으로 송신될 수 있다. 서로 다른 노드로부터의 둘 이상의 디지털화된 신호 스트림이 서로 더해질 수 있을 때, 특히 만약 노드가 지리적으로 다양하며 그리하여 서로 다른 유지보수 스케줄 및 환경적 조건에 영향을 받는다면, 문제가 발생한다. 이상적으로, 두 개의 신호 스트림은 동일한 샘플 율로 샘플링되며, 그에 따라 더해지기 이전에 동기화될 것이다.
각 노드가 수정 발진기로부터 생성된 동일한 샘플링 클록 주파수를 가지는 반면, 성능 및 경제성 측면에서 HFC에 적합한 발진기는 시간 및 온도에 있어서 백만 분의 5의 비율까지 드리프트(drift)할 수 있다. 5 내지 40MHz 반환 경로에서 사용되는 100MHz 발진기의 경우, 이러한 발진기는 그 실제 주파수 범위가 99.995MHz에서 100.005MHz까지의 범위일 수 있는 발진기와 동일하다. 더해질 두 디지털 데이터스트림 사이의 차이는 최악의 경우 10KHz까지일 수 있다.
일단, 동기화 선입선출(FIFO: First-In-First-Out)이 두 데이터스트림간의 샘플 율 차이로 인해 언더플로우(underflow) 또는 오버플로우(overflow)하는데 얼마나 오래 걸리는지를 고려해야 한다. 전술한 수치를 사용하면, FIFO 버퍼의 크기에 따라서 이러한 시간은 1 내지 2msec 범위로 나타날 수 있다. 이점은 대략 밀리초마다 반환 경로 데이터의 손실을 야기할 수 있으며, 결국 수용 불가능한 성능을 야기한다.
FIFO의 밸런스를 유지시키기 위해(즉, 입력 데이터 율이 출력 데이터 율과 같게), FIFO의 입력으로부터 샘플을 주기적으로 제거하여 FIFO가 오버플로우하는 것을 방지할 수 있거나 FIFO의 출력에서 샘플을 주기적으로 반복하여 FIFO가 언더플로우하는 것을 방지할 수 있다. 그러나, 만약 원래의 RF 신호가 매우 높게 (크기 차수로) 오버샘플링되지 않는다면, 샘플을 주기적으로 제거하거나 추가하는 동작은 수용 불가능하게 높은 왜곡레벨을 야기할 수 있어서 데이터가 결국 지나치게 열화될 수 있게 된다. 현재의 10-비트 A/D는 105MHz까지 동기화될 수 있으며, 이것은 나이키스트 샘플링 이론을 충분히 만족시키지만, 5MHz 내지 40MHz의 반환 대역을 샘플링할 때 필요한 크기 차수(the orders of magnitude)보다 훨씬 작다.
그러므로, 본 발명은, 발진기 드리프트로 인해 그 클록이 변할 수 있는 다중 데이터스트림을 디지털화하기 위한 방법 및 장치를 개발하는 문제에 관한 것이다.
본 발명은 2000년 6월 2일에 출원된 US 가출원 제 60/209,083호에 관련되며, 이 가출원은 본 출원에 완전히 참조되어 병합된다.
본 발명은 일반적으로 다중 데이터스트림을 디지털화하기 위한 방법 및 장치에 관한 것이며, 좀더 상세하게는 지리적으로 다양한(geographically diverse) 다중 데이터스트림을 디지털화하기 위한 방법 및 장치에 관한 것이다.
도 1은 본 발명의 일 양상에 따른 장치의 예시적인 실시예에 대한 블록도.
도 2는 본 발명의 또 다른 양상에 따른 방법의 예시적인 실시예에 대한 흐름도.
도 3은 본 발명의 일 양상에 따른 보정 방법의 예시적인 실시예에 대한 흐름도.
본 발명은, 서로 다른 클록을 갖는 다중 데이터스트림을 디지털화하기 위한 방법 및 장치를 제공함으로써 이들 문제 및 기타 문제를 해결하며, 여기서 클록 드리프트로 인한 에러가 매우 작은 양으로 많은 클록 주기에 걸쳐서 확산된다.
본 발명의 일 양상에 따라, 두 데이터스트림을 결합하기 위한 방법은 두 데이터스트림 중 하나에 있는 샘플 사이에 하나 이상의 샘플을 보간(interpolate)하고, 그런 다음 다운스트림 동기화 버퍼 내에서 밸런스를 유지하기 위해 두 데이터스트림 중 상기 하나 내의 샘플 수를 조정한다. 이러한 동작은 두 데이터스트림을 결합하기 이전에 발생한다. 보간된 샘플에 샘플을 추가하거나 보간된 샘플로부터 샘플을 데시메이팅(decimating)함으로써 조정이 수행될 수 있다.
본 발명의 또 다른 양상에 따라, 두 데이터스트림을 결합하기 위한 장치는 두 개의 버퍼, 보간 필터, 멀티플렉서, 버퍼 제어기 및 가산기를 포함한다. 두 버퍼 중 제 1 버퍼는 두 데이터스트림 중 제 1 데이터스트림을 수신하며, 제 1 데이터스트림과 관련된 제 1 샘플 클록에 의해 입력시 동기화되는(clocked in) 입력단을 가지며 제 1 샘플 클록에 의해 출력시 동기화되는(clocked out)된 출력단을 갖는다. 보간 필터는 제 2 데이터스트림을 수신하여 제 2 데이터스트림의 데시메이팅된 오버샘플링 버전을 출력한다. 멀티플렉서는 보간 필터의 출력단에 연결된 제 1 입력단을 가지며, 제 2 입력단에서 제 2 데이터스트림을 수신하며, 변경된 데이터스트림을 출력한다. 두 버퍼 중 제 2 버퍼는 변경된 데이터스트림을 수신하며, 제 2 데이터스트림과 관련된 제 2 샘플 클록에 의해 입력시 동기화되는 입력단을 가지며, 제 1 샘플 클록에 의해 출력시 동기화되는 출력단을 갖는다. 제 2 버퍼는 레벨 모니터 출력을 포함한다. 버퍼 제어기는 제 2 버퍼의 레벨 모니터 출력단에 연결된 입력단을 가지며, 멀티플렉서의 출력을 제어하는 제 1 출력단을 가지며, 보간 다상(polyphase) 필터 출력을 제어하는 제 2 출력단을 가지며, 제 2 버퍼의 출력을 제어하는 제 3 출력단을 갖는다. 그런 다음, 가산기는 제 1 및 제 2 버퍼의 출력을 결합한다.
본 발명의 또 다른 양상에 따라, 주파수 오프셋된 클록을 갖는 두 개의 비동기 데이터스트림을 결합하기 위한 방법은 네 단계를 갖는다. 첫째, 제 1 데이터스트림은 제 1 데이터스트림과 관련된 제 1 클록을 사용하여 제 1 버퍼에 입력시 및 출력시 동기화된다. 둘째, 제 2 데이터스트림은, 제 2 데이터스트림과 관련된 제 2 클록을 사용하여 제 2 버퍼에 입력시 동기화되며, 제 1 클록을 사용하여 제 2 데이터스트림을 제 2 버퍼에 출력시 동기화한다. 셋째, 제 2 버퍼의 오버플로우 또는 언더플로우에 기초하여 제 2 데이터스트림을 제 2 버퍼에 입력시 동기화하기 이전에 샘플이 제 2 데이터스트림의 샘플에 보간되며, 이 샘플로부터 데시메이팅된다. 마지막으로, 제 1 및 제 2 버퍼의 출력이 결합된다. 전술한 네 단계 외에, 예컨대 제 2 버퍼의 버퍼 레벨이 하나의 샘플만큼 증가할 때 제 2 버퍼로의 기록 동작을 디스에이블시킴으로써, 제 2 버퍼의 버퍼 레벨이 하나의 샘플만큼 증가할 때 제 2 버퍼로부터 샘플이 제거될 수 있다. 예컨대, 제 2 버퍼의 버퍼 레벨이 한 샘플만큼 증가할 때 제 2 버퍼로부터의 판독 동작을 디스에이블시킴으로써, 제 2 버퍼의 버퍼 레벨이 하나의 샘플만큼 감소할 때 샘플이 제 2 버퍼에 추가될 수 있다.
"일실시예" 또는 "실시예"로 본 명세서에서 임의로 언급된 것은, 실시예와 연계하여 설명된 특정한 특성, 구조 또는 특징이 본 발명의 적어도 하나의 실시예에 포함됨을 의미한다는 점을 주목할 만한 가치가 있다. 본 명세서의 여러 곳에서 나타나는 "일실시예에서"라는 문구가 반드시 동일한 실시예를 지칭하지는 않는다.
본 발명의 일양상에 따라, 예컨대 정상적인 클록 드리프트(clock drift)로 인해 약간 오프셋된 두 서로 다른 샘플 율로부터의 수용 가능한 열화를 야기하는 방식으로 두 데이터스트림을 더하는 방법이 개시된다. 어떤 의미에서, 본 발명의 방법은, 하나의 클록 주기에 걸쳐서 하나의 큰 에러를 인가하는 것보다는 많은 클록 주기에 걸쳐서 매우 작은 양의 에러를 인가함으로써 그러한 많은 클록 주기에 걸쳐서 많은 서로 다른 클록 드리프트로 인한 에러를 확산한다.
본 발명의 일실시예에 따라, 본 방법은 변경된 다상 보간 필터를 사용하여 두 개의 데이터스트림 중 하나를 보간한다(즉, 기존의 샘플 사이에 좀더 많은 샘플을 추가한다). 그런 다음, 다운스트림 동기화 버퍼(즉, FIFO)의 밸런스를 유지할 필요가 있을 때 샘플이 추가되거나 제거된다. 다운스트림 버퍼의 출력이 보간되지 않은 데이터스트림에 의해 동기화되기 때문에, 보간된 데이터스트림에 샘플을 추가하거나 이 보간된 데이터스트림으로부터 샘플을 제거함으로서 밸런스는 얻어진다. 그 결과, 두 스트림은 후속적으로 더하기 위해 동기화된다. 보간된 데이터스트림은 그런 다음 본래의 샘플 율로 데시메이팅되고(즉, 샘플이 제거되고) 그런 다음 동기화 FIFO에 공급된다. 그런 다음, 데이터는 두 개의 FIFO로부터 판독되고 서로 더해져 송신을 위해 광섬유 광학 회로로 전송된다.
도 1은 데이터스트림 동기화를 수행하기 위한 장치의 예시적인 실시예(10)의 블록도를 예시한다. n 포인트/주기로 샘플링된 데이터 입력 1이 샘플 클록 1과 함께 FIFO1(3)에 입력되며, 이러한 샘플 클록 1은 데이터를 FIFO1(3)에 입력시 동기화시키며 데이터를 FIFO1(3)에서부터 출력시 동기화시키는데 사용된다. FIFO1(3)의 출력은 가산기(1)의 한 입력단에 공급되며, 가산기(1)의 출력은 반환 데이터 경로의 일부분인 레이저 송신기에 출력되는 결합된 데이터이다. FIFO1(3)의 출력은 대략 n 포인트/주기로 샘플링된 데이터이다.
샘플링된 데이터 입력 2는 멀티플렉서(5)의 한 입력단으로 공급되며, 또한 변경된 다상 보간기 ×m 필터(11)로 공급된다. 두 개의 샘플 클록 및 데이터스트림은 비동기적이며, 백만 분의 10의 비율까지 주파수 오프셋된 것이다.
변경된 다상 보간기 ×m 필터(11)의 출력은 멀티플렉서(5)의 제 2 입력단에 공급된다. 변경된 다상 보간기 ×m 필터(11)의 출력은 대략 n 포인트/주기로 데시메이팅된 샘플링 데이터이다. 멀티플렉서(5)의 출력은 FIFO2(2)에 공급되며, 그 입력은 입력시 샘플 클록 2로 동기화된다. FIFO2(2)의 출력은 샘플 클록 1에 의해 가산기(1)의 제 2 입력단으로 출력시 동기화되며, 이러한 샘플 클록 1은 또한 FIFO1(3)의 출력을 출력시 동기화시키는데 사용된다. 클록 1로 FIFO1(3)과 FIFO2(2) 둘 모두의 출력을 동기화하면 두 데이터스트림은 동기화될 것이지만, FIFO2(2)는 만약 샘플 클록 2가 클록 1과 정확하게는 동일하지 않다면 언더플로우 또는 오버플로우할 수 있다.
FIFO 모니터링 및 제어 회로(4)는 FIFO2(2)의 샘플 수를 감시하는 기능을 한다. FIFO2(2)의 샘플 수가 설정된 상한 임계치와 하한 임계치 사이에 있는 동안, 모니터 회로(4)는 정상 상태에 있다. 만약 샘플 수가 하한 임계치 이하로 떨어진다면, 모니터 회로(4)는 언더풀로우를 검출하여, FIFO2(2)의 샘플 수가 다시 하한 임계치 이상이 될 때까지 다상 필터(11)가 샘플을 추가할 수 있게 한다. 만약 FIFO2(2)의 샘플 수가 상한 임계치 이상으로 오른다면, 모니터 회로(4)는 오버플로우를 검출하여, FIFO2(2)의 샘플 수가 다시 상한 임계치 이하가 될 때까지 다상 필터(11)가 샘플을 제거할 수 있게 한다.
FIFO 모니터링 및 제어 회로(4)가 오버플로우 또는 언더플로우 상황을 검출하지 않을 때는, 어떠한 보정도 필요하지 않다. 그러므로, 이 회로는 데이터 입력 2가 FIFO2(2)로 직접 흐르게 하도록 입력 멀티플렉서(5)를 설정한다.
도 3을 참조하면, 본 발명의 일 양상에 따른 보정 방법(30)에 대한 예시적인 실시예가 도시되어 있다. 이 방법(30)은 버퍼에서의 샘플 수를 검출하면서{단계(31)} 시작한다. 오버플로우가 단계(32)에서 검출될 때, 모니터 회로(4)는 다상 필터(11)가 샘플을 제거할 수 있게 한다. 제 1 주기에서, 입력 멀티플렉서(IMUX)(5)는 입력 2로 설정된다{단계(32)}. 입력 멀티플렉서(5)는 보정 방법의 나머지 단계 동안에 이 상태로 유지된다. 또한 제 1 주기에서, 필터 멀티플렉서(FMUX)(6)는 입력 1로 설정된다{단계(32)}. 이것은 위상 1 필터(PF)(7)로부터의 값이 FIFO2(2)로 로딩되게 한다. 제 2 주기에서, 필터 멀티플렉서(6)는 입력 2로 설정된다. 이것은 위상 2 필터(8)로부터의 값이 FIFO2(2)로 로딩되게 한다. 각 연속 주기에서, 필터 멀티플렉서(6)의 그 다음 높은 입력이 선택되어, 위상필터 각각으로부터의 값이 FIFO2(2)에 로딩된다{단계(33)}. 주기 256에서, 필터 멀티플렉서(6)는 입력 256으로 설정되며, 위상 256 필터(9)로부터의 값이 FIFO2(2)로 로딩된다{단계(34)}. 주기 257에서, 입력 멀티플렉서는 입력 1로 설정되며 필터 멀티플렉서(6)는 입력 1로 설정된다{단계(35)}. 또한 주기 257 동안에, FIFO2(2)의 기록 인에이블이 디스에이블되어, 어떠한 값도 FIFO2(2)에 기록될 수 없다{단계(35)}. 이 시점에서, 샘플이 제거되어지며, 보정 방법이 완료되며, 방법은 단계(31)로 돌아간다. 주기 258에서 FIFO2(2)의 기록 인에이블은 인에이블되어 새로운 샘플이 로딩될 수 있다. 모니터링 회로(4)는 정상 상태로 돌아가거나, 만약 여전히 오버플로우 상황이라면 모니터 회로(4)는 또 다른 샘플을 제거하기 위해 보정 방법을 다시 인에이블시킬 것이다.
언더플로우가 검출될 때{단계(32)}, 모니터 회로(4)는 다상 필터(11)가 샘플을 추가하게 한다. 제 1 주기에서, 입력 멀티플렉서(5)는 입력 2로 설정된다{단계(36)}. 이것은 보정 방법의 나머지 단계 동안에 이 상태를 유지할 것이다. 또한 제 1 주기 동안에, 필터 멀티플렉서(6)는 입력 256으로 설정된다{단계(36)}. 이 제 1 주기 동안에, 정상적인 샘플 입력 및 위상 256 필터(9)로부터의 값이 모두 FIFO2(2)에 로딩된다{단계(36)}. 이로 인해 이러한 성능을 허용하는 FIFO2(2)의 특수한 구현이 필요하게 된다. 제 2 주기에서, 필터 멀티플렉서(6)는 입력 255로 설정되어, 위상 255 필터로부터의 값이 FIFO2(2)로 로딩된다{단계(37)}. 각 연속 주기에서, 필터 멀티플렉서(6)의 그 다음 낮은 입력이 선택된다{즉, 그 다음 낮은 위상 필터의 출력이 필터 멀티플렉서(6)로의 입력으로서선택된다}{단계(37)}. 이러한 방식으로 위상 필터 모두는 역순으로 순환되며, 각 위상 필터의 값은 FIFO2(2)에 로딩된다{단계(37)}. 주기 256에서, 필터 멀티플렉서(6)는 입력 1로 설정되며, 위상 1 필터(7)로부터의 값은 FIFO2(2)로 로딩된다{단계(37)}. 주기 257에서, 입력 멀티플렉서(5)는 입력 1로 재설정된다{단계(38)}. 이것으로 보정 방법은 완료되며, 방법은 단계(31)로 복귀한다. 모니터 회로(4)는 정상 상태로 돌아가거나, 만약 여전히 언더플로우 상황이라면 모니터 회로(4)는 또 다른 샘플을 추가하기 위해 보정 방법을 다시 인에이블시킬 것이다.
보간 필터(11)는 m개의 위상 필터(m phases)(7 내지 9)를 포함하며, 이 위상 필터의 출력은 멀티플렉서(6)에 공급되며, 이 멀티플렉서(6)는 보간 필터(11)의 출력을 멀티프렉서(5)에 제공한다. 가능한 구현은 256개의 위상을 사용한다. 본래, 보간 필터는, 샘플 클록 1과 샘플 클록 2 사이의 상대적인 클록 드리프트를 해결하도록 많은 클록 주기에 걸쳐서 작은 양의 지연을 추가하기 위해 FIFO2(2)의 오버플로우 및 언더플로우에 기초하여 샘플을 추가한 다음에 샘플을 데시메이팅한다. 보간 필터(11)의 출력은 대략 n 포인트/주기로 데시메이팅된 샘플링 데이터이다.
보간 및 데시메이션은 하나의 데이터스트림을 또 다른 데이터스트림과 비율 매칭하기 위한 잘 확립된 기술이다. 그러므로, 본 명세서에서 상세하게 설명되지 않을 것이다. 교본의 경우, 비율 변경은 또한, 새로운 데이터스트림이 더 높은 비율(보간의 경우)로 동기화되며, 샘플이 제거되고, 그런 다음 보간된 데이터스트림이 100MHz 샘플 율 이하로 다시 데시메이팅됨을 내포한다.
본 명세서에서 설명된 기술은 FPGA의 최대 클록 속도가 대략 120MHz이기 때문에 클록 율을 증가시키지 않는다. 본 응용에서는, 100MHz 샘플 율로 시작하고, 256번 보간하면, 얻을 수 없는 값인 25.6GHz의 샘플 클록 율을 야기할 것이다. 다상 필터 구조는 병렬로 운영되는 원래의 100MHz 데이터의 256개의 새로운 위상을 갖게 한다.
그러나, 256-다상 필터를 만들기 위해서는 많은 FPGA 디바이스(대략 100개)를 필요로 할 것이기 때문에, 이점은 새로운 문제를 제기한다. 성능의 손실없이, 디자인 크기를 유지하기 위해, 본 발명의 예시적인 실시예는 그 계수가 FPGA 디바이스의 부분인 RAM에 저장되는 FIR 보간 필터를 사용한다. 256번 보간하는 경우, 본 실시예는 메모리에 256개의 계수 세트를 저장한다. 8-탭 FIR 보간 필터의 경우, 각 세트는 8개의 계수를 갖는다. 이것은 중간 크기의 FPGA 상의 이용 가능한 RAM중 대략 30%를 필요로 한다.
본 실시예의 경우, 변경된 다상 필터(11)가 변형된다. 256개의 위상 필터와 256:1 멀티플렉서 대신에, 다상 필터(11)는 RAM으로부터 그 계수를 로딩할 수 있는 하나의 위상 필터를 포함한다. 하나의 보간 위상을 그 다음 보간 위상으로 스위칭하기 위해 필터 멀티플렉서(6)의 입력을 변경하는 대신, 본 실시예는 새로운 계수 세트를 위상 필터로 스위칭한다.
25.6GHz 클록을 사용하지 않고 시스템이 계속 실시간 속도로 운영되게 하기 위해, 255 위상 지연이 야기되어야 하며, 그 다음에 샘플이 제거되고 데시메이팅된다. 이러한 기술은 본질적으로 하나의 클록 주기에 하나의 큰 위상 에러가 아니라많은 클록 주기에 걸쳐서 확산되는 256개의 매우 작은 위상 에러를 야기한다. 이러한 방식으로, 야기된 위상 에러는 작아서 성능에 무시할 정도로 영향을 미친다. 예컨대, 만약 100MHz A/D로 샘플링된 RF 신호의 중심 주파수가 10MHz라면, 10 샘플/주기가 된다. 2560 샘플/주기에서 하나의 샘플을 제거하는 것은 0.14°의 에러(360°/2560)와 같으며, 이것은 대단치 않은 위상 간격이다. 더나아가, 이러한 에러는 클록 오프셋과 관련된 시간 기간 동안에 확산된다. 이러한 방식으로, 노드로부터의 통신 성능은 영향을 받지 않는다.
도 2는 본 발명의 또 다른 양상에 따른 방법의 예시적인 실시예(20)를 도시한다. 백만 분의 10의 비율과 같은 정도로 정상 클록이 드리프트함으로 인해 상대적인 클록이 주파수 오프셋되는 두 개의 비동기 데이터스트림을 결합하기 위해, 두 개의 데이터스트림은 동기화되어야 한다.
동기화되기 위해서, 단계(21)에서, 제 1 데이터스트림은 제 1 데이터스트림과 관련된 제 1 클록을 사용하여 제 1 버퍼로 입력시 및 출력시 동기화된다. 단계(22)에서, 제 2 데이터스트림은 제 2 데이터스트림과 관련된 제 2 클록을 사용하여 제 2 버퍼로 입력시 동기화된다. 제 2 데이터스트림은 제 1 클록을 사용하여 제 2 버퍼로부터 출력시 동기화된다. 이러한 동작은 두 개의 데이터스트림을 동기화한다. 만약 주파수 오프셋이 거의 존재하지 않았다면, 이러한 동작으로 충분했을 것이다. 그러나, 오프셋으로 인해, 약간의 조정이 필요하다.
단계(23)에서, 제 2 버퍼의 오버플로우 또는 언더플로우에 기초하여 제 2 데이터스트림을 제 2 버퍼에 입력시 동기화하기 이전에 제 2 데이터스트림 내의 샘플은 보간되고 그런 다음 데시메이팅되며, 이러한 동기화 방법은 보간 및 데시메이팅 방법의 아래 단계이다.
단계(24)에서, 예컨대, 제 2 버퍼의 버퍼 레벨이 하나의 샘플만큼 증가할 때 제 2 버퍼로의 기록 동작을 디스에이블시킴으로써, 제 2 버퍼의 버퍼 레벨이 하나의 샘플만큼 증가할 때 샘플이 제 2 버퍼로부터 제거된다.
단계(25)에서, 예컨대, 제 2 버퍼의 버퍼 레벨이 하나의 샘플만큼 증가할 때 제 2 버퍼로부터의 판독 동작을 디스에이블시킴으로써, 제 2 버퍼의 버퍼 레벨이 하나의 샘플만큼 감소할 때 샘플이 제 2 버퍼에 추가된다.
마지막으로, 단계(26)에서, 제 1 및 제 2 버퍼의 출력은 반환 데이터 경로를 위한 입력을 제공하기 위해 결합된다.
따라서, 본 발명은 지리적으로 다양한 데이터스트림을 디지털방식으로 더하기 위한 접근법을 제공하며, 이러한 접근법은 HFC 구조의 본질과 일치한다. DSP 알고리즘의 고유한 응용과, 성능 영향(performance impact)의 모델링 및 분석은 HFC 설비에서 분산된 클록의 문제에 대한 명쾌한 해법을 보여준다. 더나아가, 이러한 접근법은 비동기 클록으로부터 유도된 데이터스트림에 적용되는데 바람직한 임의의 DSP 기능에 적용된다.
비록 본 명세서에서 다양한 실시예가 상세히 예시되고 기술되었지만, 본 발명의 변형 및 변화가 본 발명의 사상 및 의도된 범주에서 벗어나지 않는다면 전술한 교훈에 의해 커버되고 첨부된 청구항의 한계 내에 있음을 인식할 것이다. 예컨대, 몇몇 실시예가 특정 데이터 포맷 및 프로토콜의 사용을 서술하고 있지만, 임의의 포맷 또는 프로토콜이 충분히 사용될 수 있다. 게다가, 일부 실시예가 컴퓨터, 클라이언트, 서버 등의 특정 실시예를 기술하지만, 본 명세서에서 기술된 본 발명이 다른 유형을 사용할 수 도 있다. 더나아가, 이들 예는, 본 청구항에 의해 커버되는 본 발명의 변형 및 변화를 제한하는 것으로 해석되지 않아야 하고 단지 가능한 변화를 예시한 것이다.
상술한 바와 같이, 본 발명은 다중 데이터스트림을 디지털화하기 위한 방법 및 장치에 이용된다.
Claims (23)
- 두 개의 데이터스트림을 결합하기 위한 방법으로서,상기 두 개의 데이터스트림 중 하나의 데이터스트림 내에 있는 샘플 사이에 하나 이상의 샘플을 보간(interpolating)하는 단계와;다운스트림 동기화 버퍼에서 밸런스를 유지하기 위해 상기 두 개의 데이터스트림 중 상기 하나의 데이터스트림 내에 있는 샘플 수를 조정하는 단계를,포함하는 두 개의 데이터스트림 결합 방법.
- 제 1항에 있어서, 상기 조정 단계는 상기 보간된 샘플에 샘플을 추가하거나 상기 보간된 샘플로부터 샘플을 데시메이팅(decimating)하는 단계를 포함하는, 두 개의 데이터스트림 결합 방법.
- 제 1항에 있어서, 상기 하나의 데이터스트림을 조정하는 상기 단계 이후에, 상기 두 개의 데이터스트림 중 상기 하나의 데이터스트림을 상기 두 개의 데이터스트림 중 다른 하나의 데이터스트림과 결합하는 단계를 더 포함하는, 두 개의 데이터스트림 결합 방법.
- 제 1항에 있어서,상기 동기화 버퍼에 있는 샘플 수를 검출하는 단계와;사전에 결정된 하한 임계치 이하인 샘플 수를 검출하자마자, 정상 샘플과 마지막 위상 지연된 샘플을 상기 동기화 버퍼에 입력하고, 그런 다음에 사전에 결정된 개수의 위상 지연된 샘플을 그 역순으로 상기 동기화 버퍼에 입력하는 단계와;상기 동기화 버퍼에서 사전에 결정된 상한 임계치 이상인 샘플 수를 검출하자마자, 사전에 결정된 개수의 위상 지연된 샘플을 그 순서대로 상기 동기화 버퍼에 입력하고, 그런 다음에 한 주기 동안에 상기 동기화 버퍼에 기록하는 동작을 디스에이블하는 단계를,더 포함하는 두 개의 데이터스트림 결합 방법.
- 두 개의 데이터스트림을 결합하기 위한 장치로서,상기 두 개의 데이터스트림 중 제 1 데이터스트림을 수신하고, 상기 제 1 데이터스트림과 관련된 제 1 샘플 클록에 의해 입력시 동기화되는(clocked in) 입력단을 가지며, 상기 제 1 샘플 클록에 의해 출력시 동기화되는(clocked out) 출력단을 갖는 제 1 버퍼와;제 2 데이터스트림을 수신하고, 상기 제 2 데이터스트림의 데시메이팅된 오버샘플링 버전(decimated oversampled version)을 출력하는 보간 필터와;상기 보간 필터의 출력에 연결된 제 1 입력단을 가지고, 상기 제 2 데이터스트림을 수신하는 제 2 입력단을 가지며, 변형된 데이터스트림을 출력하는 멀티플렉서와;상기 변형된 데이터스트림을 수신하고, 상기 제 2 데이터스트림과 관련된 제2 샘플 클록에 의해 입력시 동기화되는 입력단을 가지며, 상기 제 1 샘플 클록에 의해 출력시 동기화되는 출력단을 가지며 레벨 모니터 출력단을 가지는 제 2 버퍼와;상기 제 2 버퍼의 상기 레벨 모니터 출력단에 연결된 입력단을 가지고, 상기 멀티플렉서의 출력을 제어하는 제 1 출력단을 가지며, 상기 보간 다상 필터(interpolating polyphase filter)의 상기 출력을 제어하는 제 2 출력단을 가지며, 상기 제 2 버퍼의 상기 출력을 제어하는 제 3 출력단을 가지는, 버퍼 제어기를,포함하는 두 개의 데이터스트림 결합 장치.
- 제 5항에 있어서, 상기 버퍼 제어기는 상기 제 2 버퍼에 있는 샘플 수를 모니터하며, 사전에 결정된 하한 임계치 이하인 샘플 수를 검출하자마자 상기 보간 필터로부터의 정상 샘플 및 마지막으로 위상 지연된 샘플을 상기 제 2 버퍼로 입력하는 동작을 인에이블하고, 사전에 결정된 개수의 위상 지연된 샘플을 그 역순으로 상기 제 2 버퍼에 입력하는 동작을 인에이블하며, 상기 제 2 버퍼에서 사전에 결정된 상한 임계치 이상인 샘플 수를 검출하자마자 사전에 결정된 개수의 위상 지연된 샘플을 순서대로 상기 제 2 버퍼로 입력하는 동작을 인에이블하고, 그런 다음 한 주기 동안에 상기 제 2 버퍼로의 기록 동작을 디스에이블하는, 두 개의 데이터스트림 결합 장치.
- 제 5항에 있어서, 상기 제 1 및 제 2 버퍼의 출력단에 연결되는 두 개의 입력단을 가지며, 결합된 데이터 출력을 제공하는 가산기를 더 포함하는, 두 개의 데이터스트림 결합 장치.
- 제 5항에 있어서, 상기 버퍼 레벨이 하나의 샘플만큼 증가할 때, 상기 버퍼 제어기는 상기 멀티플렉서에 의한 상기 제 2 버퍼로의 기록 동작을 디스에이블하는, 두 개의 데이터스트림 결합 장치.
- 제 5항에 있어서, 상기 버퍼 레벨이 하나의 샘플만큼 감소할 때, 상기 버퍼 제어기는 상기 제 2 버퍼로부터의 판독 동작을 디스에이블하는, 두 개의 데이터스트림 결합 장치.
- 제 5항에 있어서, 상기 버퍼 레벨이 하나의 샘플만큼 증가할 때, 상기 버퍼 제어기는 상기 보간 필터가 샘플을 데시메이팅하게 하는, 두 개의 데이터스트림 결합 장치.
- 제 5항에 있어서, 상기 버퍼 레벨이 하나의 샘플만큼 감소할 때, 상기 버퍼 제어기는 상기 보간 필터가 샘플을 추가하게 하는, 두 개의 데이터스트림 결합 장치.
- 제 5항에 있어서, 상기 보간 필터는, 360°/m인 연속적인 증분으로 상기 제 2 데이터스트림의 지연된 버전을 각각 출력하는 복수(m)의 위상 필터와, 상기 복수의 위상 필터의 출력에 연결되며 상기 제 2 데이터스트림의 데시메이팅된 오버샘플링 버전을 출력하는 멀티플렉서를 포함하는, 두 개의 데이터스트림 결합 장치.
- 제 12항에 있어서, 상기 버퍼 레벨이 하나의 샘플만큼 증가할 때 샘플을 데시메이팅하고, 상기 버퍼 레벨이 하나의 샘플만큼 감소할 때 샘플을 추가하기 위해, 상기 버퍼 제어기는 상기 보간 필터 내의 상기 멀티플렉서의 출력을 제어하는, 두 개의 데이터스트림 결합 장치.
- 제 5항에 있어서, 메모리와 스위치를 더 포함하며, 여기서 상기 보간 필터는 복수의 계수를 갖는 단일 유한 임펄스 응답 필터를 포함하며, 상기 메모리는 m개의 위상 각각에 대해 하나의 세트씩(one set for each of m phases) 복수(m)의 계수 세트를 저장하며, 상기 스위치는 각 위상에 필요할 때에 상기 유한 임펄스 응답 필터가 사용하도록 상기 복수의 계수를 교체하는, 두 개의 데이터스트림 결합 장치.
- 주파수 오프셋된 클록을 갖는 두 개의 비동기 데이터스트림을 결합하기 위한 방법으로서,상기 제 1 데이터스트림과 관련된 제 1 클록을 사용하여 제 1 버퍼로 입력시 및 제 1 버퍼로부터 출력시 제 1 데이터스트림을 동기화하는 단계와;상기 제 2 데이터스트림과 관련된 제 2 클록을 사용하여 제 2 버퍼로 입력시 제 2 데이터스트림을 동기화하고 상기 제 1 클록을 사용하여 상기 제 2 버퍼로부터 출력시 상기 제 2 데이터스트림을 동기화하는 단계와;상기 제 2 버퍼의 오버플로우 또는 언더플로우에 기초하여 상기 제 2 버퍼로 입력시 상기 제 2 데이터스트림을 동기화하기 이전에 상기 제 2 데이터스트림 내의 샘플을 보간하고 데시메이팅하는 단계와;상기 제 1 및 제 2 버퍼의 출력을 결합하는 단계를,포함하는, 두 개의 비동기 데이터스트림 결합 방법.
- 제 15항에 있어서, 상기 제 2 버퍼의 버퍼 레벨이 하나의 샘플만큼 증가할 때 상기 제 2 버퍼로부터 샘플을 제거하는 단계를 더 포함하는, 두 개의 비동기 데이터스트림 결합 방법.
- 제 15항에 있어서, 상기 제 2 버퍼의 버퍼 레벨이 하나의 샘플만큼 감소할 때 상기 제 2 버퍼에 샘플을 추가하는 단계를 더 포함하는, 두 개의 비동기 데이터스트림 결합 방법.
- 제 15항에 있어서, 상기 제 2 버퍼의 버퍼 레벨이 하나의 샘플만큼 증가할 때 상기 제 2 버퍼로의 기록 동작을 디스에이블하는 단계를 더 포함하는, 두 개의 비동기 데이터스트림 결합 방법.
- 제 15항에 있어서, 상기 제 2 버퍼의 버퍼 레벨이 하나의 샘플만큼 증가할 때 상기 제 2 버퍼로부터의 판독 동작을 디스에이블하는 단계를 더 포함하는, 두 개의 비동기 데이터스트림 결합 방법.
- 제 15항에 있어서, 상기 보간 및 데시메이팅 단계는, 상기 제 2 데이터스트림을 병렬로 된 복수의 위상 지연으로 지연하고 상기 복수의 지연을 단일 스트림으로 멀티플렉싱하는 단계를 더 포함하는, 두 개의 비동기 데이터스트림 결합 방법.
- 제 20항에 있어서, 상기 복수의 위상 지연 각각에 대한 계수 세트를 메모리에 저장하는 단계를 더 포함하는, 두 개의 비동기 데이터스트림 결합 방법.
- 제 21항에 있어서, 상기 복수의 위상 지연을 수행하기 위해 단일 유한 임펄스 응답 필터를 사용하는 단계와, 상기 보간 필터의 각 위상을 제공할 필요가 있을 때 메모리에 저장된 상기 계수 세트 사이에서 스위칭하는 단계를 더 포함하는, 두 개의 비동기 데이터스트림 결합 방법.
- 제 15항에 있어서, 상기 보간 및 데시메이팅 단계는,상기 제 2 버퍼에 있는 샘플 수를 검출하는 단계와;상기 제 2 버퍼에서 사전에 결정된 하한 임계치 이하인 샘플 수를 검출하자마자, 정상 샘플 및 마지막으로 위상 지연된 샘플을 상기 제 2 버퍼에 입력하고, 그런 다음 사전에 결정된 개수의 위상 지연된 샘플을 그 역순으로 상기 제 2 버퍼에 입력하는 단계와;상기 제 2 버퍼에서 사전에 결정된 상한 임계치 이상인 샘플 수를 검출하자마자, 사전에 결정된 개수의 위상 지연된 샘플을 그 순서대로 상기 제 2 버퍼에 입력하고 그런 다음 한 주기 동안에 상기 제 2 버퍼로의 기록 동작을 디스에이블하는 단계를,포함하는, 두 개의 비동기 데이터스트림 결합 방법.
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| US20908300P | 2000-06-02 | 2000-06-02 | |
| US60/209,083 | 2000-06-02 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| KR20030041107A true KR20030041107A (ko) | 2003-05-23 |
Family
ID=22777249
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| KR1020027016201A KR20030041107A (ko) | 2000-06-02 | 2001-06-04 | 케이블 텔레비전 디지털 반환 경로에서 비동기 신호샘플을 합산하기 위한 방법 및 장치 |
Country Status (8)
| Country | Link |
|---|---|
| US (1) | US7042840B2 (ko) |
| EP (1) | EP1287698A2 (ko) |
| KR (1) | KR20030041107A (ko) |
| CN (1) | CN1636401A (ko) |
| AU (1) | AU2001265344A1 (ko) |
| CA (1) | CA2410506C (ko) |
| MX (1) | MXPA02011914A (ko) |
| WO (1) | WO2001095629A2 (ko) |
Families Citing this family (8)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| FR2825552B1 (fr) * | 2001-05-30 | 2004-07-09 | Mitsubishi Electric Inf Tech | Dispositif et procede de demodulation numerique d'un signal recu par selection d'un filtre et recepteur de communication numerique le comportant |
| FR2834847B1 (fr) * | 2002-01-17 | 2004-04-09 | Cit Alcatel | Systeme de gestion de reseau ou de services pour la determination de la synchronisation entre deux flots de paquets |
| US7343087B2 (en) * | 2002-11-12 | 2008-03-11 | Matsushita Electric Industrial Co., Ltd. | Data stream playback device and method, digital broadcast receiver and related computer program |
| CN1275455C (zh) * | 2003-01-27 | 2006-09-13 | 松下电器产业株式会社 | 图像信号处理装置和图像信号处理方法 |
| US7301971B2 (en) * | 2003-08-11 | 2007-11-27 | Eastman Kodak Company | Method and apparatus for continuous synchronization of a plurality of asynchronous data sources |
| US7778373B2 (en) * | 2006-01-23 | 2010-08-17 | Broadcom Corporation | Sampling rate mismatch solution |
| US7983372B2 (en) * | 2008-02-14 | 2011-07-19 | International Business Machines Corporation | Method, system and computer program product for an even sampling spread over differing clock domain boundaries |
| CN103828287B (zh) | 2011-07-25 | 2016-08-17 | 西姆特科加拿大有限公司 | 用于中继器电路的低时延数字抖动终止 |
Family Cites Families (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4006314A (en) * | 1976-01-29 | 1977-02-01 | Bell Telephone Laboratories, Incorporated | Digital interface for resynchronizing digital signals |
| DE3918866A1 (de) * | 1989-06-09 | 1990-12-13 | Blaupunkt Werke Gmbh | Anordnung zur umsetzung eines signals mit einer ersten abtastrate in ein signal mit einer zweiten abtastrate |
| US5245667A (en) | 1991-04-03 | 1993-09-14 | Frox, Inc. | Method and structure for synchronizing multiple, independently generated digital audio signals |
| US5513209A (en) * | 1993-02-26 | 1996-04-30 | Holm; Gunnar | Resampling synchronizer of digitally sampled signals |
| US6061410A (en) * | 1997-02-27 | 2000-05-09 | Advanced Micro Devices | Frequency ratio estimation arrangement and method thereof |
| WO1999035876A1 (en) | 1998-01-02 | 1999-07-15 | Nokia Networks Oy | A method for synchronization adaptation of asynchronous digital data streams |
| US6765931B1 (en) * | 1999-04-13 | 2004-07-20 | Broadcom Corporation | Gateway with voice |
-
2001
- 2001-06-04 MX MXPA02011914A patent/MXPA02011914A/es active IP Right Grant
- 2001-06-04 CN CNA018106072A patent/CN1636401A/zh active Pending
- 2001-06-04 CA CA002410506A patent/CA2410506C/en not_active Expired - Lifetime
- 2001-06-04 US US09/873,798 patent/US7042840B2/en not_active Expired - Lifetime
- 2001-06-04 EP EP01939872A patent/EP1287698A2/en not_active Withdrawn
- 2001-06-04 WO PCT/US2001/017940 patent/WO2001095629A2/en not_active Application Discontinuation
- 2001-06-04 KR KR1020027016201A patent/KR20030041107A/ko not_active Application Discontinuation
- 2001-06-04 AU AU2001265344A patent/AU2001265344A1/en not_active Abandoned
Also Published As
| Publication number | Publication date |
|---|---|
| EP1287698A2 (en) | 2003-03-05 |
| CA2410506C (en) | 2008-10-21 |
| WO2001095629A3 (en) | 2002-06-06 |
| AU2001265344A1 (en) | 2001-12-17 |
| CN1636401A (zh) | 2005-07-06 |
| WO2001095629A2 (en) | 2001-12-13 |
| CA2410506A1 (en) | 2001-12-13 |
| US20020018145A1 (en) | 2002-02-14 |
| US7042840B2 (en) | 2006-05-09 |
| MXPA02011914A (es) | 2003-05-27 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| WITN | Application deemed withdrawn, e.g. because no request for examination was filed or no examination fee was paid |