KR20030040460A - 알루미늄 도전체 형성 방법 및 반도체 구조물 - Google Patents

알루미늄 도전체 형성 방법 및 반도체 구조물 Download PDF

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Abstract

반도체 기판을 피복하는 제 1 절연층(34) 내에 형성된 고 종횡비 비아들이 다음과 같은 방식으로 도전체로 충진된다. 각 비아의 측벽 및 기저부가 티타늄 질화물의 합성물 층(44,46,48) 및 CVD 증착된 알루미늄 시드층으로 코팅된다. 이어서, 제 1의 PVD 증착된 알루미늄 층이 형성되며 반도체 바디가 약 400 ℃에서 가열되며 이로써 상기 알루미늄 층이 비아(38)를 충진하며 제 1 상부 블랭킷 층(50)을 형성한다. 이어서, 제 2 PVD 증착된 알루미늄 블랭킷 층(55)이 약 200℃에서 형성된다. 이어서, 두 알루미늄 층이 패터닝되고 에칭되어 알루미늄 컬럼이 형성되며 이 알루미늄 컬럼 주위로 제 2 절연층(62)이 형성된다. 상기 제 2 절연층의 상부에서의 알루미늄 컬럼의 단부는 공통 평면으로 존재하게 되어 스텝퍼가 비교적 쉽게 패턴들을 상기 공통 평면으로 정렬시킬 수 있다.

Description

알루미늄 도전체 형성 방법 및 반도체 구조물{IMPROVED SEMICONDUCTOR STRUCTURE AND METHOD OF FABRICATION}
관련 출원에 대한 교차 참조
본 출원은 본 출원과 동일자로 출원되었던 특허 출원 번호 09/662,424 "Semiconductor Structure and Method of Fabrication"와 관련되며, 상기 두 출원은 공통 양수인을 가지며 한 명의 공통 발명자를 갖는다.
반도체 칩에 대한 피쳐 크기(feature size)는 1993년에는 0.5 마이크론이었지만 1999년에는 0.18 마이크론으로 감소되었으며, 2002년에는 0.10 마이크론으로 감소될 전망이다. 피쳐 크기 감소를 주동하고 있는 제품은 DRAM 칩이다. 이러한 피쳐 크기 감소 추세는 cm2면적 당 세 배 이상의 정보를 증가시킨다. 상이한 마스크 레벨이 DRAM 또는 다른 유사 디바이스에 대한 다중 레벨 금속 프로세스에서 필요하다. 모든 피쳐들이 서로 간에 적절하게 정렬되도록 각 마스크 레벨은 이전 마스크 레벨에 정렬되어야 한다. 메모리 디바이스를 현재 사용할 시에 피쳐 크기가 0.13 마이크론보다 작다면, 매우 작은 오정렬도 커다란 문제를 일으킬 수 있다.
가장 개선된 회로는 한 레벨의 정렬 및 오버레이 마크(alignment and overlay marks)를 다음 층 상의 대응하는 마크로 일치시키기 위해 정렬 툴(스텝퍼)에 의존한다. 스텝퍼는 하나의 (또는 소수의) 다이(칩)를 한 번에 정렬 및 노출시키는 정렬 툴이다. 상기 스탭퍼는 반도체 바디 상의 각 후속하는 다이로 "스텝한다(step)". 정렬 및 오버레이 마크는 하나의 층 상의 패턴을 다음 층 상의 패턴에 정확하게 정렬시키며 오버레이하는데 사용되는 마스크 및 반도체 바디 상의 타겟이다. 이 마크들은 이들의 각각의 패턴으로 에칭되어 웨이퍼의 영구적인 부분이 된다. 정렬 툴은 통상적으로 0.13 마이크론과 같거나 이보다 큰 피쳐 크기에 대해 광학에 의존한다. 디바이스 회로를 상호접속하기 위해 몇 개의 도전성 층을 사용하는 제품에 있어서, 통상적으로 오직 상부 도전성 층만이 감소된 피쳐 크기를 사용한다.
포토리소그래픽 프로세스가 보다 작은 라인 폭을 수용하도록 개발됨에 따라, 이로써 생성되는 고 종횡비 비아 및 트렌치를 도전체로 충진시키기가 점점 어려워지고 있다. 보다 개선된 기술 중 몇몇 기술은 5 정도로 큰 종횡비를 갖는 패턴을 충진시킬려고 하고 있다. 현 기술들은 디바이스 컨택트에 접속되는 비아를 충진하기 위해 선택된 야금 기술로서 텅스텐의 화학 기상 증착(CVD)을 사용한다. 그러나, 텅스텐과 비교하여, 알루미늄은 보다 낮은 저항 및 보다 낮은 용융점을 가지며 DRAM과 같은 디바이스 상의 상부 금속 레벨을 위해 선택된 금속이 된다. 증착 시간 및 온도가 열비용 예산과 일치한다면 가열된 기판이 사용되어 고 종횡비 비아를 충진하는 것을 도울 수 있다.
고 종횡비 비아를 위해 알루미늄을 사용하려는 이전 시도들은 통상적인 알루미늄 프로세스는 상기 개구들을 충진하지 못하여 이로써 공극(voids)이 남아서 신뢰성에 문제를 준다는 것을 보였다. 상기 공극들이 상호접속되면, 오염물이 상기 공극 내부에 트랩(trap)되어 그 하부에 존재하는 물질에 손상을 주거나 이후에 도전성 비아의 표면 상에 형성될 물질에도 손상을 줄 수 있다. 이러한 문제는 상기 트랩된 오염물이 열적 싸이클 동안 가스로 변화될 수 있기 때문에 열적 싸이클 동안에는 분명하게 나타난다.
알루미늄과 같은 도전성 물질을 고온 기판 상으로 증착하기 위해 PVD 또는 CVD를 사용하는 프로세스는 고 종횡비 비아를 반드시 완벽하게는 충진하지 못한다. 또한, 높은 기판 온도로 말미암아 매우 큰 그레인을 갖는 구조물이 형성된다. 400 ℃ 온도로 가열된 기판 상으로 증착된 알루미늄 층으로 말미암아 통상적으로 비아의 직경을 가로지르는 2 또는 3 개의 종형 그레인 바운더리가 형성된다. 매우 큰 그레인이 갖는 문제는 여분의 원자가 그레인 바운더리에 싸여서 야금 부분의표면 상에 돌출부를 형성하거나 그레인 바운더리에서 보다 신속하게 확산되어 침몰부를 형성하기 때문에 야금 부분의 표면이 거칠다는 것이다. 이러한 현상으로 인해 표면이 거칠어지기 때문에, 추가 층들을 프로세싱하기 위해 필요한 마스크의 정렬이 크게 악영향을 받는다.
리소그래픽 프로세스에서는 정렬 마크가 반사성이 있어야 하며(평탄해야 하며) 반도체 바디의 표면 상의 다른 피쳐와 비교하여 양호한 대비 정도(good contrast)를 제공해야 한다. 또한, 도선성 물질이 정렬 및 오버레이 마크의 에지를 중첩하지 않는 것이 중요하다. 자동 정렬 툴(스탭퍼)이 분명하고 예리한 에지의 위치를 성공적으로 파악할 수 없다면, 거친 표면을 가지며 정렬 및 오버레이 마크의 에지와 중첩하는 도전성 물질은 오정렬을 낳는다.
양호한 대비 정도를 가지며 비교적 평탄하고 반사성이 있는 표면을 제공하고 에지 중첩을 제거하는 프로세스를 사용함으로써 상기 문제를 극복하는 것이 바람직하다.
발명의 개요
본 발명은 정렬을 위해 자동 스텝퍼를 사용할 시에 정렬 마크가 분명하게 보이도록 알루미늄 층을 반도체 바디 상으로 증착하는 방법에 관한 것이다.
바람직한 실시예에서, 본 발명은 비아의 측벽 및 기저부 상에 티타늄 층을 먼저 형성함으로써 반도체 바디 상의 절연층을 통하는 알루미늄 도전체를 형성하는 방법에 관한 것이다. 이어서, 티타늄 질화물 층이 상기 티타늄 층 상에 형성된다. 이어서, 화학 기상 증착된 알루미늄의 핵 생성 (시드:seed) 층이 상기 티타늄 질화물 층 상에 형성된다. 이어서, 물리 기상 증착(PVD)된 알루미늄 층이 상기 화학 기상 증착된 알루미늄 층 상에 형성되며 이로써 형성된 구조물을 약 400℃에서 가열하여 비아를 완전히 충진하고 비아를 과잉충진하며 비아의 상부 표면 상에 제 1 블랭킷(blanket) 알루미늄 층을 형성한다. 이어서, 물리 기상 증착된 제 2 블랭킷 알루미늄 층이 약 200℃에서 상기 제 1 블랭킷 알루미늄 층 상에서 증착된다. 이어서, 상기 제 2 블랭킷 알루미늄 층은 패터닝되고 상기 패터닝에 의해 피복되지 않은 상기 제 2 블랭킷 층의 일부 및 상기 제 2 블랭킷 층 하부의 제 1 블랭킷 층의 일부가 제거되어 알루미늄 컬럼(columns)이 생성된다. 이어서, 제 2 절연층이 상기 알루미늄 컬럼 주위에 형성된다. 상기 제 2 절연층의 상부에 있는 도전체 컬럼의 단부들은 필수적으로 공통인 평면 내에 존재하여, 스텝퍼는 패턴들을 상기 공통 평면으로 쉽게 정렬시킬 수 있다.
본 발명에 따른 방법의 제 1 측면에 있어서, 본 발명은 반도체 바디 및 제 1의 다수의 전기 도전체를 포함하는 반도체 구조물 상에 알루미늄 도전체를 형성하는 방법에 관한 것이며, 상기 반도체 바디는 자신의 내부에서 규정되고 자신의 상부 표면 상에서 형성되는 접촉 영역을 가지며, 상기 접촉 영역으로 전기적 컨택트가 형성되며, 상기 제 1의 다수의 전기 도전체는 상기 컨택트 영역과 접촉하는 제 1 단부를 가지며 상기 반도체 바디의 상부 표면 위쪽으로 연장되며 제 1 절연층의 부분들에 의해 서로 간에 전기적으로 분리되며 필수적으로 공통인 평면 내에 존재하는 제 2 단부를 갖는다. 본 방법은 상기 제 1 절연층 상에 제 2 절연층을 형성하는 단계와, 상기 제 2 절연층을 통한 비아들(vias)━개개의 비아들은 상기 제 1의 다수의 전기 도전체 중의 하나와 접속됨━을 형성하는 단계와, 알루미늄의 용융점 아래이지만 증착된 알루미늄이 상기 제 2 절연층을 통한 비아들을 충진하고 상기 제 2 절연층의 상부 표면 상으로 제 1 블랭킷 알루미늄 층을 형성하도록 하게하는 상기 용융점에 충분하게 근사하는 제 1 온도에서 상기 제 2 절연층을 통한 개개의 비아들을 알루미늄으로 증착하여 과잉충진(overfilling)하는 단계와, 상기 제 1 온도 아래의 제 2 온도에서 상기 제 1 블랭킷 알루미늄 층 상에 물리 기상 증착된 제 2 블랭킷 알루미늄 층을 형성하는 단계와, 상기 제 2 블랭킷 알루미늄 층 상에 상기 제 2 블랭킷 알루미늄 층의 일부의 표면들이 피복되지 않게 패터닝 층을 도포하는 단계와, 상기 패터닝 층에 의해 피복되지 않은 상기 제 2 블랭킷 알루미늄 층의 일부를 제거하고 또 이 제거된 층의 일부의 아래 부분도 제거하여 상기 제 2 블랭킷 알루미늄 층의 일부와 상기 제 1 블랭킷 알루미늄 층을 포함하고 상기 제 2 절연층의 비아 내부로 연장된 알루미늄 컬럼을 형성하는 단계와, 상기 알루미늄 컬럼 주위에 제 3 절연층을 형성하는 단계를 포함한다.
본 발명에 따른 방법의 제 2 측면에 있어서, 본 발명은 반도체 바디 및 제 1의 다수의 전기 도전체를 포함하는 반도체 구조물 상에 알루미늄 도전체를 형성하는 방법에 관한 것이며, 상기 반도체 바디는 자신의 내부에서 규정되고 자신의 상부 표면 상에서 형성되는 접촉 영역을 가지며, 상기 접촉 영역으로 전기적 컨택트가 형성되며, 상기 제 1의 다수의 전기 도전체는 상기 컨택트 영역과 접촉하는 제 1 단부를 가지며 상기 반도체 바디의 상부 표면 위쪽으로 연장되며 제 1 절연층의부분들에 의해 서로 간에 전기적으로 분리되며 필수적으로 공통인 평면 내에 존재하는 제 2 단부를 갖는다. 본 방법은 상기 제 1 절연층 상에 제 2 절연층을 형성하는 단계와, 제 2 절연층을 통한 비아들(vias)━개개의 비아들은 상기 제 1의 다수의 전기 도전체 중의 하나와 접속됨━을 형성하는 단계와, 상기 제 2 절연층을 통한 개개의 비아들의 측벽 및 기저부를 도전성 층으로 피복하는 단계와, 상기 각 도전성 층을 화학 기상 증착된 알루미늄의 핵생성 층으로 피복하는 단계와, 알루미늄의 용융점 아래이지만 증착된 알루미늄이 흘러서 상기 제 2 절연층의 상부 표면 상으로 제 1 블랭킷 알루미늄 층을 형성하도록 하게 하는 상기 용융점에 충분하게 근사하는 제 1 온도에서 상기 제 2 절연층을 통한 개개의 비아들을 알루미늄으로 증착하여 과잉충진(overfilling)하는 단계와, 상기 제 1 온도 아래의 제 2 온도에서 상기 제 1 블랭킷 알루미늄 층 상에 물리 기상 증착된 제 2 블랭킷 알루미늄 층을 형성하는 단계와, 상기 제 2 블랭킷 알루미늄 층 상에 상기 제 2 블랭킷 알루미늄 층의 일부의 표면들이 피복되지 않게 패터닝 층을 도포하는 단계와, 상기 패터닝 층에 의해 피복되지 않은 상기 제 2 블랭킷 알루미늄 층의 일부를 제거하고 또 이 제거된 층의 일부의 아래 부분도 제거하여 상기 제 2 블랭킷 알루미늄 층의 일부와 상기 제 1 블랭킷 알루미늄 층을 포함하고 상기 제 2 절연층의 비아 내부로 연장된 알루미늄 컬럼을 형성하는 단계와, 상기 알루미늄 컬럼 주위에 제 3 절연층을 형성하는 단계를 포함한다.
본 발명의 장치에 따른 제 1 측면에 있어서, 본 발명은 반도체 바디, 제 1의 다수의 전기 도전체, 제 2의 다수의 물리 기상 증착된 전기 도전체, 제 3 의 다수의 물리 기상 증착된 전기 도전체를 포함하는 반도체 구조물에 관한 것이다. 상기 반도체 바디는 자신의 내부에 규정되고 자신의 상부 표면 상에 형성된 접촉 영역을 가지며 상기 접촉 영역으로 전기 컨택트가 형성된다. 상기 제 1의 다수의 전기 도전체는 상기 접촉 영역과 접촉하는 제 1 단부를 가지며 상기 반도체 바디의 상부 표면 위쪽으로 연장되며 제 1 절연층의 부분들에 의해 서로 간에 전기적으로 분리된다. 상기 제 1의 다수의 전기 도전체의 제 2 단부는 필수적으로 공통인 표면 내에 존재한다. 상기 제 2의 다수의 물리 기상 증착된 전기 도전체는 제 1 온도에서 형성되며 제 2 절연층의 부분들에 의해 서로 간에 전기적으로 분리된다. 상기 제 2의 다수의 물리 기상 증착된 전기 도전체 각각은 상기 제 1의 다수의 전기 도전체 각각의 제 2 단부와 접속된 제 1 단부를 가지며 상부 표면을 갖는 제 2 단부를 갖는다. 상기 물리 기상 증착된 전기 도전체의 제 2 단부의 상부 표면은 비교적 공통인 평면으로 존재한다. 상기 제 3의 다수의 물리 기상 증착된 전기 도전체는 상기 제 1 온도보다 낮은 온도에서 형성되며 제 3 절연층에 의해 서로 간에 전기적으로 분리된다. 상기 제 3의 전기 도전체 각각은 상기 제 2의 전기 도전체 각각의 제 2 단부에 접속되는 제 1 단부를 가지며 상부 표면을 갖는 제 2 단부를 갖는다. 상기 제 3의 다수의 물리 기상 증착된 전기 도전체의 제 2 단부의 상부 표면은 상기 제 2의 다수의 물리 기상 증착된 전기 도전체의 제 2 단부의 상부 표면보다 공통인 평면으로 존재한다.
본 발명의 장치에 따른 제 2 측면에 있어서, 본 발명은 반도체 바디, 제 1의 다수의 전기 도전체, 제 1 및 제 2 및 제 3의 절연층, 제 1의 다수의 물리 기상 증착된 알루미늄 도전체, 제 2 의 다수의 물리 기상 증착된 알루미늄 도전체를 포함하는 반도체 구조물에 관한 것이다. 상기 반도체 바디는 자신의 내부에 규정되고 자신의 상부 표면 상에 형성된 접촉 영역을 가지며 상기 접촉 영역으로 전기 컨택트가 형성된다. 상기 제 1의 다수의 전기 도전체는 상기 접촉 영역과 접촉하는 제 1 단부를 가지며 상기 반도체 바디의 상부 표면 위쪽으로 연장되며 제 1 절연층의 부분들에 의해 서로 간에 전기적으로 분리된다. 상기 제 1의 다수의 전기 도전체의 제 2 단부는 필수적으로 공통인 표면 내에 존재한다. 상기 제 2 절연층은 상기 제 1 절연층 상에 놓이며 그를 통과하는 다수의 비아들을 규정한다. 상기 제 2 절연층을 통과하는 각각의 비아들의 기저부 부분은 상기 제 1 도전체 각각의 제 2 단부에 정렬된다. 상기 제 3 절연층은 상기 제 2 절연층 상에 놓이며 그를 통과하는 다수의 비아들을 규정하며 상기 제 3 절연층을 통과하는 각각의 비아들은 상기 제 2 절연층을 통과하는 비아의 기저부 바닥에 정렬된다. 상기 제 1의 다수의 물리 기상 증착된 알루미늄 도전체는 알루미늄의 용융점 아래이지만 상기 알루미늄이 상기 제 2 절연층을 통과하는 비아들을 충진하도록 하게 하는 상기 용융점에 충분하게 근사하는 제 1 온도에서 증착된다. 상기 제 1의 다수의 물리 기상 증착된 알루미늄 도전체 각각은 그들의 제 1 단부에서 화학 기상 증착된 알루미늄 층과 접촉하며 상기 제 2 절연층을 통과하는 비아들을 충진하며 상기 제 1 물리 기상 증착된 도전체의 제 2 단부는 상기 제 3 절연층의 비아를 통해 부분적으로 연장된다. 각각의 제 2 단부는 상부 표면을 갖는다. 상기 제 1 물리 기상 증착된 알루미늄 도전체의 제 2 단부의 상부 표면은 비교적 공통적인 평면으로 존재한다. 상기 제2의 다수의 물리 기상 증착된 알루미늄 도전체는 상기 제 1 온도보다 낮은 온도에서 증착된다. 상기 제 2의 알루미늄 도전체 각각은 상기 제 3 절연층 내의 비아들을 충진하며 상기 제 1 다수의 알루미늄 도전체 중 하나의 도전체와 접촉하는 제 1 단부를 가지며 상부 표면을 갖는 제 2 단부를 갖는다. 상기 제 2 다수의 물리 기상 증착된 알루미늄 도전체의 제 2 단부의 상부 표면은 공통 평면에 존재한다.
본 발명은 첨부된 도면을 참조하여 보다 상세하게 설명될 것이다.
도면은 실제 축척대로 도시되지 않는다.
본 발명은 집적 회로에 관한것이며, 특히 절연층을 통과하는 고 종횡비 비아(high aspect ratio vias)를 통과하는 다중 레벨 금속 배선을 사용하는 DRAM(Dynamic Random Access Memories)와 같은 반도체 구조물에 관한 것이다.
도 1, 도 3, 도 4는 본 발명의 예시적인 실시예에 따른 연속적인 프로세싱 스테이지에서의 반도체 구조물의 도면,
도 2는 도 1의 반도체 구조물의 일부에 대해 확대된 세부적인 도면.
도 1은 프로세싱의 한 스테이지에서의 반도체 구조물(10)의 단면도인데, 이 도면에서는 상기 반도체 구조물은 그 위에 절연층(16)이 형성된 상부 표면(14)을 갖는 반도체 바디(기판)(12)를 포함한다. IGFET(an Insulated Gate Field Effect Transistor)가 상부 표면(14) 내에 그리고 상부에 형성된다. IGFET는 드레인 영역(18) 및 소스 영역(20)을 포함하며, 상기 두 영역은 반도체 바디(12) 내에서 개별적인 부분으로서 형성된다. 트랜지스터의 채널 영역(22)은 드레인 영역(18)및 소스 영역(20) 간의 바디(12)의 부분이다. 게이트 유전체 층(24)은 표면(14) 상에 존재하며 채널 영역(22) 위에서 연장된다. 통상적으로 그 위에 금속층(도시되지 않음)을 갖는 도핑된 폴리실리콘으로 형성된 게이트 영역(26)은 유전체 층(24) 위에 존재하며 게이트 스택으로서 도시된다.
통상적으로, 유전체 층(24) 및 게이트 영역(26)이 먼저 형성되어 게이트 영역은 마스크 역할을 하여 드레인(18) 및 소스가 게이트 영역(26)에 대해 자기 정렬된다. 절연층(26)이 표면(14) 및 게이트 영역(26) 상에 형성되며 통상적인 포토프로세싱이 수행되어 층(16)이 패터닝되며 이후에 에칭 프로세스가 행해져서 층(16)을 통한 비아(개구)(28,30,32)가 형성되어 각기 드레인, 소스, 게이트 영역(18,20,26)을 노출시키며 상기 비아(28,30,32) 상에 트렌치(29,31,33)를 형성한다.
이어서, 다마신 프로세스 또는 이중 다마신 프로세스가 사용되어 층(16) 내의 비아(28,30,32) 및 트렌치(29,31,22)를 통상적으로 텅스텐인 금속으로 충진한다. 이어서, 상부 표면이 화학 기계적 폴리싱(CMP)에 의해 평탄화되어 평탄화된 평면(36)이 생성된다. 통상적으로 SiO2인 절연층(34)이 이어서 상기 평탄화된 표면(36) 상에 증착된다. 층(34)은 상부 표면(52)을 갖는다.
통상적인 포로레지스터 및 에칭 프로세스가 사용되어 층(34)을 통과하는 비아(38,40,42)를 형성한다. 이들 비아(38,40,42)는 바람직한 실시예에서 필수적으로 종형 측벽을 가지지만 경사진 측벽을 가질 수도 있다. 비아(38,40,42)의 노출된 표면은 티타늄 층(44), 티타늄 질화물 층(46), 알루미늄 핵생성 (시드) 층(48)으로 순서대로 코팅된다(라이닝된다). 참조 부호(44-46-48)로 도시된 오직 단일 금속층이 도 1에 도시되지만, 도 2에서는 세 개의 개별적인 층(44,46,48)이 도시된다.
도 2는 비아(38,40,42) 중 하나의 단면도를 도시하며, 세 개의 개별적 도전성 층(44,46,48)을 도시한다.
도시된 실시예에서 층(44)은 이온화된 PVD에 의해 인 시츄(in-situ) 증착되며 층(46,48)은 CVD 프로세스에 의해 인 시츄 증착된다. 이어서, 비아(38,40,42)가 알루미늄으로 충진 및 과잉충진되어 층(34)의 상부 표면(52)의 일부를 피복하는 층(50)을 형성한다. 층(50)이 PVD에 의해 증착되며 구조물(10)은 통상적으로 400℃ 온도에서 가열된다.
알루미늄 핵생성 (시드) 층(48) 및 가열된 반도체 구조물(10)에 있어서 고 종횡비 비아가 완전하게 충진되어서 공극이 존재하지 말아야 한다. 비아(38,40,42) 내의 알루미늄 층(50)의 부분들은 상기 알루미늄 층(50)에서, 알루미늄 시드 층(48), 티타늄 질화물 층(46), 티타늄 층(44)을 통하여 그리고 각기 비아(28,30,32)를 충진하는 텅스텐 금속으로의 금속 대 금속 접촉을 제공한다.
알루미늄 층(50)의 상부 표면(54)은 비아(38,40,42) 상에 위치하며 상기 비아에 정렬되는 층 두께의 얕은 딥(shallow dips)을 갖는 비교적 평탄한 토포그래피(topography)를 갖는다. 층(50)의 상부 표면(54)의 비교적 평탄함은 알루미늄 증착 동안 반도체 구조물(10)의 온도가 400℃이며 이 온도는 알루미늄의융융점의 절반이 되는 온도보다 큰 온도라는 점을 고려함으로써 이해될 수 있다. 이러한 온도에서는 알루미늄 원자가 쉽게 이동할 수 있으며 이는 알루미늄 층(50)이 어느 정도 액체처럼 동작하게 하며 이로써 상부 표면(54)의 평탄화를 돕는다. 층(50)의 증착 이후에, 온도가 약 400℃에서 유지되며 표면(54)의 평탄화를 도우며 비아(38,40,42) 내에 잔여하는 임의의 작은 공동이 양호하게 충진된다.
상기 구조물 및 상기 구조물을 프로세싱하는 방법은 본 발명자와 공동 발명자이며 본 출원과 동일자에 출원되었으며 공통 양수인을 갖는 관련 출원 "ALUMINUM DEPOSITION PROCESS"에 개시된다.
도 3에서, 이어서 반도체 구조물(10)이 비교적 저온(실온에서 200℃ 온도 간에 존재함)에서 인 시츄 냉각되며 알루미늄 층(55)이 본 발명에 따라 PVD를 사용하여 상부 표면(54) 상에 증착된다. 알루미늄 층(55)은 CVD 프로세스를 사용하여 400℃에서 증착되었던 알루미늄 층(50)보다 작은 그레인 구조물을 갖는다. 알루미늄 층(55)의 상부 표면(56)은 정렬 및 오버레이 마스크의 예리한 에지 규정으로 평탄하며 반사성을 갖는다. 정렬 툴(스텝퍼)은 상기 마스크에 정렬된다.
통상적으로, 반사방지 코팅부(an anti-reflective coating)(도시되지 않음)가 알루미늄 층(55)의 상부 표면(56) 상에 형성된다. 이는 포토레지스트 층(도시되지 않음)의 패터닝을 도우며, 상기 포토레지스트 층은 알루미늄 층(55)의 상부 표면(56) 상에 도포된다.
도 4는 추가 프로세싱 이후의 반도체 구조물(10)의 단면도이며, 여기서 층(55,50)은 반응성 이온 에칭(RIE)을 사용하여 에칭되며 상기 에칭은 마스크로서패터닝된 포토레지스트 층(도시되지 않음)을 사용하여 각기 층(55,50)의 부분(55a,50a), 층(55,50)의 부분(55b,50b), 층(55,50)의 부분(55c,50c)으로 구성된 개별 알루미늄 금속 컬럼을 형성한다. 상기 부분(55a,50a)으로 구성된 알루미늄 컬럼은 비아(38)를 통해 연장되어 층(48)과 접촉하며 금속 충진된 비아(28) 상에 정렬된다. 상기 부분(55b,50b)으로 구성된 알루미늄 컬럼은 비아(40)를 통해 연장되어 층(48)과 접촉하며 금속 충진된 비아(30) 상에 정렬된다. 상기 부분(55c,50c)으로 구성된 알루미늄 컬럼은 비아(42)를 통해 연장되어 층(48)과 접촉하며 금속 충진된 비아(32) 상에 정렬된다.
통상적으로 SiO2인 절연층(62)은 최종적으로 생성된 구조물 상에 증착되어 각기 층(55,50)의 부분(55a,50a), 층(55,50)의 부분(55b,50b), 층(55,50)의 부분(55c,50c)으로 구성된 금속 컬럼들을 서로 전기적으로 분리시킨다.
이렇게 생성된 최종적인 반도체 구조물에, 애플리케이션에 따라, 상기 바람직한 실시예에서 분명하게 설명된 프로세스와 유사한 또는 동일한 프로세스를 사용하여 추가적인 금속/절연체 층을 형성하거나 단자 야금(도시되지 않음)을 형성할 수 있다.
상술된 특정 실시예는 본 발명의 전반적인 원리를 설명한다. 다른 다양한 실시예들이 본 발명의 범위 내에서 고안될 수 있는데, 가령 알루미늄 대신 텅스텐이 비아(28,30,32) 충진 물질로서 사용될 수 있으며 TiN이 그 하부에 존재하는 타타늄 라이너 층 없이 제 1 라이너로서 사용될 수도 있다.

Claims (13)

  1. 반도체 바디 및 제 1의 다수의 전기 도전체를 포함하는 반도체 구조물 상에 알루미늄 도전체를 형성하는 방법━상기 반도체 바디는 자신의 내부에서 규정되고 자신의 상부 표면 상에 형성되는 접촉 영역을 가지며, 상기 접촉 영역으로 전기적 컨택트가 형성되며, 상기 제 1의 다수의 전기 도전체는 상기 컨택트 영역과 접촉하는 제 1 단부를 가지며 상기 반도체 바디의 상부 표면 위쪽으로 연장되며 제 1 절연층의 부분들에 의해 서로 전기적으로 분리되며, 필수적으로 공통인 평면 내에 존재하는 제 2 단부를 가짐━에 있어서,
    상기 제 1 절연층 상에 제 2 절연층을 형성하는 단계와,
    상기 제 2 절연층을 통한 비아들(vias)━개개의 비아들은 상기 제 1의 다수의 전기 도전체 중의 하나와 접속됨━을 형성하는 단계와,
    증착된 알루미늄이 상기 제 2 절연층을 통한 비아들을 충진하고 상기 제 2 절연층의 상부 표면 상에서 제 1 블랭킷 알루미늄 층을 형성하도록 알루미늄의 용융점보다는 낮지만 상기 용융점에 충분하게 근사하는 제 1 온도에서 상기 제 2 절연층을 통한 개개의 비아들을 알루미늄으로 증착하여 과잉충진(overfilling)하는 단계와,
    상기 제 1 온도보다 낮은 제 2 온도에서 상기 제 1 블랭킷 알루미늄 층 상에 물리 기상 증착된 제 2 블랭킷 알루미늄 층을 형성하는 단계와,
    상기 제 2 블랭킷 알루미늄 층 상에 상기 제 2 블랭킷 알루미늄 층의 일부의표면들이 피복되지 않게 패터닝 층을 도포하는 단계와,
    상기 패터닝 층에 의해 피복되지 않은 상기 제 2 블랭킷 알루미늄 층의 일부를 제거하고 또 이 제거된 층의 일부의 아래 부분도 제거하여, 상기 제 2 블랭킷 알루미늄 층의 일부와 상기 제 1 블랭킷 알루미늄 층을 포함하며 상기 제 2 절연층의 비아 내부로 연장된 알루미늄 컬럼을 형성하는 단계와,
    상기 알루미늄 컬럼 주위에 제 3 절연층을 형성하는 단계를 포함하는
    알루미늄 도전체 형성 방법.
  2. 반도체 바디 및 제 1의 다수의 전기 도전체를 포함하는 반도체 구조물 상에 알루미늄 도전체를 형성하는 방법━상기 반도체 바디는 자신의 내부에서 규정되고 자신의 상부 표면 상에 형성되는 접촉 영역을 가지며, 상기 접촉 영역으로 전기적 컨택트가 형성되며, 상기 제 1의 다수의 전기 도전체는 상기 컨택트 영역과 접촉하는 제 1 단부를 가지며 상기 반도체 바디의 상부 표면 위쪽으로 연장되며 제 1 절연층의 부분들에 의해 서로 전기적으로 분리되며, 필수적으로 공통인 평면 내에 존재하는 제 2 단부를 가짐━에 있어서,
    상기 제 1 절연층 상에 제 2 절연층을 형성하는 단계와,
    제 2 절연층을 통한 비아들(vias)━개개의 비아들은 상기 제 1의 다수의 전기 도전체 중의 하나와 접속됨━을 형성하는 단계와,
    상기 제 2 절연층을 통한 개개의 비아들의 측벽 및 기저부를 도전성 층으로피복하는 단계와,
    상기 각 도전성 층을 화학 기상 증착된 알루미늄의 핵생성 층으로 피복하는 단계와,
    증착된 알루미늄이 흘러서 상기 제 2 절연층의 상부 표면 상으로 제 1 블랭킷 알루미늄 층을 형성하도록 알루미늄의 용융점보다는 낮지만 상기 용융점에 충분하게 근사하는 제 1 온도에서 상기 제 2 절연층을 통한 개개의 비아들을 알루미늄으로 증착하여 과잉충진(overfilling)하는 단계와,
    상기 제 1 온도보다 낮은 제 2 온도에서 상기 제 1 블랭킷 알루미늄 층 상에 물리 기상 증착된 제 2 블랭킷 알루미늄 층을 형성하는 단계와,
    상기 제 2 블랭킷 알루미늄 층 상에 상기 제 2 블랭킷 알루미늄 층의 일부의 표면들이 피복되지 않게 패터닝 층을 도포하는 단계와,
    상기 패터닝 층에 의해 피복되지 않은 상기 제 2 블랭킷 알루미늄 층의 일부를 제거하고 또 이 제거된 층의 일부의 아래 부분도 제거하여. 상기 제 2 블랭킷 알루미늄 층의 일부와 상기 제 1 블랭킷 알루미늄 층을 포함하며 상기 제 2 절연층의 비아 내부로 연장된 알루미늄 컬럼을 형성하는 단계와,
    상기 알루미늄 컬럼 주위에 제 3 절연층을 형성하는 단계를 포함하는
    알루미늄 도전체 형성 방법.
  3. 제 2 항에 있어서,
    상기 제 1 및 제 2 온도는 각기 약 400℃ 및 약 200℃인
    알루미늄 도전체 형성 방법.
  4. 제 2 항에 있어서,
    상기 도전성 접착 층은 티타늄 질화물인
    알루미늄 도전체 형성 방법.
  5. 제 2 항에 있어서,
    티타늄 질화물 층 아래에 티타늄 층을 형성하는 단계를 더 포함하는
    알루미늄 도전체 형성 방법.
  6. 제 2 항에 있어서,
    상기 제 1의 다수의 전기 도전체는 텅스텐으로 형성된
    알루미늄 도전체 형성 방법.
  7. 제 2 항에 있어서,
    상기 각 절연층은 실리콘 산화물인
    알루미늄 도전체 형성 방법.
  8. 반도체 구조물에 있어서,
    반도체 바디, 제 1의 다수의 전기 도전체, 제 2의 다수의 물리 기상 증착된 전기 도전체, 제 3 의 다수의 물리 기상 증착된 전기 도전체를 포함하고,
    상기 반도체 바디는 자신의 내부에 규정되고 자신의 상부 표면 상에 형성된 접촉 영역을 가지며 상기 접촉 영역으로 전기 컨택트가 형성되며,
    상기 제 1의 다수의 전기 도전체는 상기 접촉 영역과 접촉하는 제 1 단부를 가지며 상기 반도체 바디의 상부 표면 위쪽으로 연장되며 제 1 절연층의 부분들에 의해 서로 간에 전기적으로 분리되며 상기 제 1의 다수의 전기 도전체의 제 2 단부는 필수적으로 공통인 표면 내에 존재하며,
    상기 제 2의 다수의 물리 기상 증착된 전기 도전체는 제 1 온도에서 형성되며 제 2 절연층의 부분들에 의해 서로 간에 전기적으로 분리되며, 상기 제 2의 다수의 물리 기상 증착된 전기 도전체 각각은 상기 제 1의 다수의 전기 도전체 각각의 제 2 단부와 접속된 제 1 단부를 가지며 상부 표면을 갖는 제 2 단부를 가지며, 상기 제 2의 물리 기상 증착된 전기 도전체의 제 2 단부의 상부 표면은 비교적 공통인 평면으로 존재하며,
    상기 제 3의 다수의 물리 기상 증착된 전기 도전체는 상기 제 1 온도보다 낮은 온도에서 형성되며 제 3 절연층에 의해 서로 간에 전기적으로 분리되며, 상기 제 3의 전기 도전체 각각은 상기 제 2의 전기 도전체 각각의 제 2 단부에 접속되는 제 1 단부를 가지며 상부 표면을 갖는 제 2 단부를 가지며, 상기 제 3의 다수의 물리 기상 증착된 전기 도전체의 제 2 단부의 상부 표면은 상기 제 2의 다수의 물리 기상 증착된 전기 도전체의 제 2 단부의 상부 표면보다 공통인 평면으로 존재하는
    반도체 구조물.
  9. 제 8 항에 있어서,
    상기 제 1 도전체는 텅스텐이며, 상기 제 2 및 제 3 도전체는 알루미늄이며, 상기 반도체 바디는 실리콘인
    반도체 구조물.
  10. 제 8 항에 있어서,
    상기 제 2 도전체 중 적어도 하나는 화학 기상 증착된 알루미늄 층 및 티타늄 질화물 층을 통해 상기 제 1 도전체에 접속되는
    반도체 구조물.
  11. 제 8 항에 있어서,
    상기 제 2 도전체 중 적어도 하나는 화학 기상 증착된 알루미늄 층 및 티타늄 질화물 층 및 티타늄 층을 통해 상기 제 1 도전체에 접속되는
    반도체 구조물.
  12. 제 8 항에 있어서,
    상기 제 1 및 제 2 및 제 3 절연층은 각각 실리콘 산화물인
    반도체 구조물.
  13. 반도체 구조물에 있어서,
    반도체 바디, 제 1의 다수의 전기 도전체, 제 1 및 제 2 및 제 3의 절연층, 제 1의 다수의 물리 기상 증착된 알루미늄 도전체, 제 2 의 다수의 물리 기상 증착된 알루미늄 도전체를 포함하고,
    상기 반도체 바디는 자신의 내부에 규정되고 자신의 상부 표면 상에 형성된 접촉 영역을 가지며 상기 접촉 영역으로 전기 컨택트가 형성되며,
    상기 제 1의 다수의 전기 도전체는 상기 접촉 영역과 접촉하는 제 1 단부를 가지며 상기 반도체 바디의 상부 표면 위쪽으로 연장되며 제 1 절연층의 부분들에의해 서로 간에 전기적으로 분리되며, 상기 제 1의 다수의 전기 도전체의 제 2 단부는 필수적으로 공통인 표면 내에 존재하며,
    상기 제 2 절연층은 상기 제 1 절연층 상에 놓이며 그를 통과하는 다수의 비아들을 규정하며, 상기 제 2 절연층을 통과하는 각각의 비아들의 기저부 부분은 상기 제 1 도전체 각각의 제 2 단부에 정렬되며,
    상기 제 3 절연층은 상기 제 2 절연층 상에 놓이며 그를 통과하는 다수의 비아들을 규정하며 상기 제 3 절연층을 통과하는 각각의 비아들은 상기 제 2 절연층을 통과하는 비아의 기저부 바닥에 정렬되며,
    상기 제 1의 다수의 물리 기상 증착된 알루미늄 도전체는 상기 알루미늄이 상기 제 2 절연층을 통과하는 비아들을 충진하도록 알루미늄의 용융점보다 낮지만 상기 용융점에 충분하게 근사하는 제 1 온도에서 증착되며, 상기 제 1의 다수의 물리 기상 증착된 알루미늄 도전체 각각은 그들의 제 1 단부에서 화학 기상 증착된 알루미늄 층과 접촉하며 상기 제 2 절연층을 통과하는 비아들을 충진하며 상기 제 1 물리 기상 증착된 도전체의 제 2 단부는 상기 제 3 절연층의 비아를 통해 부분적으로 연장되며, 상기 각각의 제 2 단부는 상부 표면을 가지며, 상기 제 1 물리 기상 증착된 알루미늄 도전체의 제 2 단부의 상부 표면은 비교적 공통적인 평면으로 존재한며,
    상기 제 2의 다수의 물리 기상 증착된 알루미늄 도전체는 상기 제 1 온도보다 낮은 온도에서 증착되며, 상기 제 2의 알루미늄 도전체 각각은 상기 제 3 절연층 내의 비아들을 충진하며 상기 제 1 다수의 알루미늄 도전체 중 하나의 도전체와접촉하는 제 1 단부를 가지며 상부 표면을 갖는 제 2 단부를 가지며, 상기 제 2 다수의 물리 기상 증착된 알루미늄 도전체의 제 2 단부의 상부 표면은 공통 평면에 존재하는
    반도체 구조물.
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